单片机与FPGA逻辑接口设计

与FPGA/CPLD接口逻辑设计姓名刘伟学号0903609029班级通信工程PAGEPAGE2FPGA/CPLDMCS-51FPGAVHDLQuartusFPGA2-1§2-1-1思想A作为新型作速上价比易人对话强处理力点限很需外扩展资源如I/O断源；而FPGA开便捷规范点其缩短开周期适市需开便捷规范点上很强因此两构将许仪仪表这需了FPGA了FPGAFPGA个领域§2-1-2 外展状况自 1985年 Xilinx公司推第（FPG）至今FPGA已经历了FPGA得1200展到9025可新AlteraXilinxFPGA新水平。目前FPGA技术凭借它独已经跃之为(包括讯技术算自、仪器仪表、ASIC器件的新功能、新构思正在不断出IPFPGA可态可重构技术的开拓，将推数字系统设计的巨大变革FPGA/CPLDXilinxAlteraLatticeActelAtmel等。其XilinxAltera的市场最大，是最大的可集成供货商。国FPGA技术发展，多公司和国际的大公司的，高的技术指和，FPGA人，凭借国巨大的市场需求、丰富的人资源，以及稳定的发展和优越的等多优件，，可器件产发展，不断研出能更好的产品，不断低，大度低设计的开发成本技术的应用及发展趋势（1） 深亚微米技术的发展正在推了片系统（SOPC）（2）芯片朝着高密度、低压、低功耗的方向挺进。（3）库的发展及其用。（4）度不断高，性能不断升。（5）FPGA态可重构技术意义深远2-2 2-2 设计方案机以方FPGA/CPLD进行数据与信息多优，因此在设计，单片机与 FPGA/CPLD接口采用总线方式。§2-2-1设计原理对MCS51单片机与 FPGA/CPLD以总线方式信的逻辑接口设计，应该详细了解MCS51单片机的总线读/写时序，并根据时序图来设计逻辑结构。MCS51单片机总线读/写的时序如图 3所示，其时序平变化度与单片机工时钟频关。3 MCS51/CLKALE。在周期开始后CPU8位P0口上8位P2口上ALE8位地于器中8位息一直P2口器中；同利用读指令允许PSENROMP0口入其指令入的PSEN的上升沿之前。接下来P2P088位数据ALE的P08位于器。然后根据/的状态外部数据，P0口上;数据/的是在/的上升沿之前将数据入或入被寻的元。当变无效电平后0/做好准备。MCS51/的分析FPGA/CPLD中设计一个接口10/数据分复用的因此应在接口模块中设计一个三态缓冲器P0口的三态接口；又因MCS51在访问外部空间它的16位因此借助ALEFPGA/CPLD88位的编码16位然后再MCS51的/FPGA/CPLD的操作。§2-3 接口设计过程论述MCS51/的分析设计了4所示的接口电路。在FPGA/CPLD中设计了两个模块：一个是接口模块负责FPGA/CPLD的总接口逻辑；另一个是寄器元及外部接口模块运用接口模块来操作此模块。4 MCS51FPGA/CPLD1516位addr16RD_ENWR_ENDinDout。3P0ALE88DshALE8P08P28816addr16/RD_ENWR_END“MOVX@DPTR”RDRD_EN06；AD“MOVX@DPT”和WRR8882和P0ALE16addr16WRWR_ENAP016addr16FPGA/CPLD/§2-4QuartusⅡ软件设计行设计相波形文件来行仿，行相行仿真设计FPGA行都ns级基本上以忽略会毛刺待步研究消除。FPGAEDAFPGAAlteraEDAQuartusⅡ按照相关求优化分析和。读/来完并传输并了功能时序及相关分析得出相应由显示证明该可可来扩展资及功能优了能了分析得出及占FPGA，四 附录序FPGA/CPLD存时及下载验证不足：没有际延时会有一定误差于FPGA走过元时延时输出时可能四 附录序FPGA/CPLD存libraryIEEE;useIEEE.STD_LOGIC_1164.all;PACKAGEInterfaceISCONSTANTADDR_REG1:STD_LOGIC_VECTOR(15DOWNTOCONSTANTADDR_REG2:STD_LOGIC_VECTOR(15DOWNTOCONSTANTADDR_REG3:STD_LOGIC_VECTOR(15DOWNTOCONSTANTADDR_REG4:STD_LOGIC_VECTOR(15DOWNTOENDInterface;FPGA/CPLD 读/写操作libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;usework.Interface.all;"ZZZZZZZZ";三态"ZZZZZZZZ";三态P0:inoutSTD_LOGIC_VECTOR(7downtoP2:inSTD_LOGIC_VECTOR(7downtoALE:inSTD_LOGIC;WR:inRD:inSTD_LOGIC;LED:outSTD_LOGIC_VECTOR(2downto0));endMCS51_FPGA;ArchitectureC51_FPGA_BUSOFMCS51_FPGAIS16signalC51_Addr16:STD_LOGIC_VECTOR(15downto0); signalData:STD_LOGIC_VECTOR(31downto0);WR/RDsignalWR_EN:STD_LOGIC;signalRD_EN:STD_LOGIC; beginAddress_p:process(ALE)beginIfALE'eventandALE='0'andALE'LAST_VALUE='1'thenC51_Addr16<=P2&P0;endif;endprocess;WR_EN<=(WRANDRD)ORWR;RD_EN<(WRANDRDORFPGAP0<=Data(7downto0)whenC51_Addr16=ADDR_REG1andRD_EN='0'ELSEData(15downto8)whenC51_Addr16=ADDR_REG2andRD_EN='0'ELSEData(23downto16)whenC51_Addr16=ADDR_REG3andRD_EN='0'ELSEData(31downto24)whenC51_Addr16=ADDR_REG4andRD_EN='0'ELSEC51_Write_FPGA:process(WR_EN)beginIFWR'EVENTandandWR_EN='0'THENCASEC51_Addr16ISwhenADDR_REG1=>Data(7downto0)<=P0;whenADDR_REG2=>Data(15downto8)<=P0;whenADDR_REG3=>Data(23downto16)<=P0;whenADDR_REG4=>Data(31downto24)<=P0;whenOTHERS=>NULL;ENDC