第六章时序逻辑

第六章时序逻辑第1页，共146页，2023年，2月20日，星期三●时序逻辑电路的特点及描述●常见典型时序逻辑单元电路分析●时序逻辑电路的设计方法●基于触发器和门电路的时序逻辑电路分析方法和设计●基于中规模集成电路的时序逻辑电路的分析和设计第2页，共146页，2023年，2月20日，星期三6.1概述Ⅰ、时序逻辑电路的特点功能上任一时刻的输出不仅取决于该时刻的输入，还与电路原来（历史）状态有关。2.电路结构上①包含存储电路和组合电路②存储器状态和输入变量共同决定输出例：串行加法器，两个多位数从低位到高位逐位相加第3页，共146页，2023年，2月20日，星期三图6-1-2一位串行加法器结构图第4页，共146页，2023年，2月20日，星期三Ⅱ、时序电路的一般结构形式与功能描述图6-1-3时序电路的一般结构图第5页，共146页，2023年，2月20日，星期三可以用三个方程组来描述：第6页，共146页，2023年，2月20日，星期三Ⅲ、时序电路的分类1.同步时序电路与异步时序电路

同步：存储电路中所有触发器的时钟使用统一的clk，状态变化发生在同一时刻。

异步：没有统一的clk，触发器状态的变化有先有后2.Mealy型和Moore型有时根据输出信号的特点将时序电路划分为：Mealy型：

Moore型：第7页，共146页，2023年，2月20日，星期三6.2时序电路的分析方法Ⅰ、同步时序电路的分析方法分析：找出给定时序电路的逻辑功能即找出在输入和CLK作用下，电路的次态和输出。一般步骤：①从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程。②将驱动方程代入触发器的特性方程，得到状态方程。第8页，共146页，2023年，2月20日，星期三④为了更详细的了解触发脉冲﹑控制变量及各个触发器的驱动条件﹑电路的输出及触发器的现态和次态之间的关系，最好画出各个信号的波形图。⑤最后总结出电路的主要特点及作用（同步/异步﹑米里/摩尔﹑逻辑功能﹑特点等）③从给定电路写出输出方程。第9页，共146页，2023年，2月20日，星期三

[例6-2-1]

试分析图6-2-1时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。FF1、FF2和FF3都是JK触发器，下降沿动作，输入端悬空时和逻辑“1”状态等效。图6-2-1第10页，共146页，2023年，2月20日，星期三①从图6-2-1可写出电路的驱动方程为②将式(6-2-1)代人JK触发器的特性方程

中去，便得到电路的状态方程(6-2-2)第11页，共146页，2023年，2月20日，星期三③根据逻辑图写出输出方程为:(6-2-2)(6-2-3)第12页，共146页，2023年，2月20日，星期三④

列出时序电路的状态转换表、状态转换图1、状态转换表00000100010100010011001110001001010101110011000011110001第13页，共146页，2023年，2月20日，星期三00000100102010030110410005101061101700000111110000第14页，共146页，2023年，2月20日，星期三⑤画出Moore型状态转换图及时序波形图逻辑功能分析：该电路为：同步，摩尔型，7进制加法计数器(具有自启动功能)第15页，共146页，2023年，2月20日，星期三时序图第16页，共146页，2023年，2月20日，星期三例6-2-2：试分析图6-2-5时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。FF1、FF2是两个D触发器，上沿动作。图6-2-5第17页，共146页，2023年，2月20日，星期三第18页，共146页，2023年，2月20日，星期三（4）列状态转换表：00011011

001/010/011/000/1111/100/001/010/0第19页，共146页，2023年，2月20日，星期三（5）状态转换图逻辑功能及特点描述：该逻辑电路的特点及功能：同步﹑米里﹑模4[加（A=0）/减(A=1)]计数器。当做加法计数产生进位时Y=1﹑当做减法计数产生借位时Y=1。

第20页，共146页，2023年，2月20日，星期三*Ⅱ、异步时序逻辑电路的分析方法各触发器的时钟不同时发生第21页，共146页，2023年，2月20日，星期三①根据逻辑图可写出驱动方程为：②状态方程第22页，共146页，2023年，2月20日，星期三③各个触发器触发脉冲的产生条件：CP0(外部)；CP1=CP3

；CP2=Q1对于负沿触发的JK触发器，CPi

有效意味着CPi

出现下跳沿：

④根据逻辑图写出输出方程为:⑤当触发脉冲有效及驱动条件时的状态方程：CP3=1(有效)时：当CP3=0(无效)时：第23页，共146页，2023年，2月20日，星期三当CP2=1(有效)时：当CP2=0(无效)时：当CP1=1(有效)时：当CP1=0(无效)时：

CP0是外部触发脉冲因此总是有效：当CP0连续作用时，便可得出每次CPi和Q3,Q2,Q1,Q0的状态及输出C第24页，共146页，2023年，2月20日，星期三⑥态转换表CP0Q3Q2Q1Q0CP3CP2CP1CP0Q3n+1Q2n+1Q1

n+1Q0n+1

C10000000100010200011011001003001000010011040011111101000501000001010106010110110110070110000101110801111111100009100000011001010100110110000

1101000011011010111111010011100000111010110110110100111100001111101111111100001为:cp1,cp3有效触发下跳沿为:cp2有效触发下跳沿第25页，共146页，2023年，2月20日，星期三⑦状态转换见图6-2-8第26页，共146页，2023年，2月20日，星期三⑦描述:

该电路的逻辑功能:异步十进制(BCD-8421)加法计数器,摩尔型,具有自启动功能.当Q3Q2Q1Q0=1001时产生进位信号C=1第27页，共146页，2023年，2月20日，星期三6.3若干常用的时序逻辑电路6.3.1寄存器和移位寄存器一、寄存器①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。②只要求其中每个触发器可置1，置0。

第28页，共146页，2023年，2月20日，星期三74LS75四位锁存器第29页，共146页，2023年，2月20日，星期三用维-阻D触发器构成的四位锁存器74HC175第30页，共146页，2023年，2月20日，星期三二、移位寄存器（代码在寄存器中左/右移动）

移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。因此，还可以用来实现数据的串行—并行转换、数值的运算以及数据处理等。第31页，共146页，2023年，2月20日，星期三具有存储+移位功能第32页，共146页，2023年，2月20日，星期三图6-3-4是用JK触发器组成的4位移位寄存器，它和图6-3-2电路具有同样的逻辑功能。第33页，共146页，2023年，2月20日，星期三

74LSl94A4位双向移位寄存器具有左、右移控制、数据并行输入、保持、异步置零(复位)等功能。

工作状态0**异步清零100保持101右移110左移111并行输入Clk

s1s0表6-3-2（74LS194A功能表）第34页，共146页，2023年，2月20日，星期三74LS194A，左/右移，并行输入，保持，异步置零等功能第35页，共146页，2023年，2月20日，星期三

通过输入S1,S0就可以选择74ls194的工作模式R’DS1S0工作状态0XX置零100保持101右移110左移111并行输入第36页，共146页，2023年，2月20日，星期三R’DS1S0工作状态0XX置零100保持101右移110左移111并行输入第37页，共146页，2023年，2月20日，星期三扩展应用（4位8位）第38页，共146页，2023年，2月20日，星期三

试分析图6-3-8电路的逻辑功能，并指出图6-3-8所示的时钟信号及S1、S0状态作用下，t4时刻以后输出Y与两组并行输入的二进制数M、N在数值上的关系。假定M、N的状态始终未变。第39页，共146页，2023年，2月20日，星期三第40页，共146页，2023年，2月20日，星期三Y=M*8+N*22.应用举例——数值运算试分析图6-3-8电路的逻辑功能，并指出图6-3-8所示的时钟信号及S1、S0状态作用下，t4时刻以后输出Y与两组并行输入的二进制数M、N在数值上的关系。假定M、N的状态始终未变。第41页，共146页，2023年，2月20日，星期三图6-3-8第42页，共146页，2023年，2月20日，星期三第43页，共146页，2023年，2月20日，星期三6.3.2计数器用于计数、分频、定时、产生节拍脉冲等分类：按时钟分，同步、异步按计数过程中数字增减分，加、减和可逆按计数器中的数字编码分，二进制、二-十进制和循环码… 按计数容量分，十进制，六十进制…第44页，共146页，2023年，2月20日，星期三一、同步计数器同步二进制计数器①同步二进制加法计数器

原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T

触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：第45页，共146页，2023年，2月20日，星期三

用T触发器构成的4位二进制加法计数器第46页，共146页，2023年，2月20日，星期三第47页，共146页，2023年，2月20日，星期三集成4位二进制同步计数器：74LS161第48页，共146页，2023年，2月20日，星期三集成4位二进制同步计数器：74161工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第49页，共146页，2023年，2月20日，星期三②用T触发器构成的4位二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：第50页，共146页，2023年，2月20日，星期三第51页，共146页，2023年，2月20日，星期三a.加/减可逆计数器（单时钟方式）加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）第52页，共146页，2023年，2月20日，星期三工作状态X11X保持XX0X预置数(异步)010加计数011减计数DUDLSCLKI¢¢¢第53页，共146页，2023年，2月20日，星期三第54页，共146页，2023年，2月20日，星期三b.双时钟方式74LS193（采用T’触发器，即T=1）加计数时钟clk减计数时钟clk第55页，共146页，2023年，2月20日，星期三第56页，共146页，2023年，2月20日，星期三第57页，共146页，2023年，2月20日，星期三①加法计数器

基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。2.同步十进制计数器第58页，共146页，2023年，2月20日，星期三能自启动第59页，共146页，2023年，2月20日，星期三集成同步十进制计数器74LS160第60页，共146页，2023年，2月20日，星期三集成同步十进制计数器74160工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第61页，共146页，2023年，2月20日，星期三第62页，共146页，2023年，2月20日，星期三②减法计数器基本原理：对二进制减法计数器进行修改，在0000时减1”后跳变为1001，然后按二进制减法计数就行了。第63页，共146页，2023年，2月20日，星期三第64页，共146页，2023年，2月20日，星期三能自启动第65页，共146页，2023年，2月20日，星期三③十进制可逆计数器基本原理一致，电路只用到0000~1001的十个状态实例器件.单时钟：74190,168;双时钟：74192第66页，共146页，2023年，2月20日，星期三二.异步计数器1.二进制计数器①JK（T)触发器构成的异步二进制加法计数器

在末位+1时，从低位到高位逐位进位方式工作。原则：每一位从“1”变“0”时，向高位发出进位，使高位翻转第67页，共146页，2023年，2月20日，星期三Ji=Ki=1(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q0,CP2=Q1,……..CPi=Qi-1第68页，共146页，2023年，2月20日，星期三②JK(T)触发器构成的异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转第69页，共146页，2023年，2月20日，星期三Ji=Ki=1(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q’0,CP2=Q’1,……..CPi=Q’i-1第70页，共146页，2023年，2月20日，星期三③D触发器构成的异步二进制加法计数器Di=Q’i(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q’0,CP2=Q’1,……..CPi=Q’i-1第71页，共146页，2023年，2月20日，星期三④D触发器构成的异步二进制减法计数器Di=Q’i(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q0,CP2=Q1,……..CPi=Qi-1第72页，共146页，2023年，2月20日，星期三****试总结用T触发器(下降沿）构成的异步二进制加/减法计数器的特点及规律。****试总结用D触发器(上升沿）构成的异步二进制加/减法计数器的特点及规律。第73页，共146页，2023年，2月20日，星期三2、异步十进制加法计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010~1111这六个状态第74页，共146页，2023年，2月20日，星期三J=K=112345678910第75页，共146页，2023年，2月20日，星期三二－五－十进制异步计数器74LS290R91=R92=1初态=0000S91=S92=1初态=1001Clk0十进制计数Clk1五进制计数第76页，共146页，2023年，2月20日，星期三三、任意进制计数器的构成方法

用已有的N进制芯片，组成M进制计数器，是常用的方法。N进制M进制第77页，共146页，2023年，2月20日，星期三1.N>M原理：计数循环过程中设法跳过N－M个状态。具体方法：置零法置数法第78页，共146页，2023年，2月20日，星期三例：将十进制的74160接成六进制计数器异步置零法工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第79页，共146页，2023年，2月20日，星期三例：将十进制的74160接成六进制计数器异步置零法第80页，共146页，2023年，2月20日，星期三第81页，共146页，2023年，2月20日，星期三置数法：(a)置入0000；(b)置入1001第82页，共146页，2023年，2月20日，星期三第83页，共146页，2023年，2月20日，星期三2.N<M①M=N1×N2先用前面的方法分别接成N1和N2两个计数器。N1和N2间的连接有两种方式：a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态第84页，共146页，2023年，2月20日，星期三例：用74160接成一百进制

工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第85页，共146页，2023年，2月20日，星期三例：用两片74160接成一百进制计数器并行进位法第86页，共146页，2023年，2月20日，星期三串行进位法第87页，共146页，2023年，2月20日，星期三②M不可分解

采用整体置零和整体置数法：先用两片接成M’>M的计数器，然后再采用置零或置数的方法第88页，共146页，2023年，2月20日，星期三例：用74160接成二十九进制

工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第89页，共146页，2023年，2月20日，星期三例：用74160接成二十九进制整体置零（异步）第90页，共146页，2023年，2月20日，星期三整体置数（同步）第91页，共146页，2023年，2月20日，星期三四、移位寄存器型计数器1.环形计数器第92页，共146页，2023年，2月20日，星期三2.扭环形计数器第93页，共146页，2023年，2月20日，星期三五、计数器应用实例例1，计数器+译码器→顺序节拍脉冲发生器第94页，共146页，2023年，2月20日，星期三第95页，共146页，2023年，2月20日，星期三例2，计数器+数据选择器→序列脉冲发生器发生的序列：00010111第96页，共146页，2023年，2月20日，星期三6.4时序逻辑电路的设计方法6.4.1同步时序逻辑电路的设计方法设计的一般步骤一、逻辑抽象1.确定输入/输出变量、电路状态数。定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。3.按设计要求列出状态转换表，或画出状态转换图。第97页，共146页，2023年，2月20日，星期三二、状态化简

若两个状态在所有的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。三、状态分配（编码）1.确定触发器数目。2.给每个状态规定一个代码。（状态编码）第98页，共146页，2023年，2月20日，星期三四、选定触发器类型求出状态方程，驱动方程，输出方程。五、画出逻辑图六、检查自启动第99页，共146页，2023年，2月20日，星期三[例6-4-1]试设计一个带有进位输出端的7进制加法计数器，在S6,S7状态输出为1。

因为计数器的工作特点是在时钟信号操作下自动地依次从一个状态转为下一个状态，所以它没有输入逻辑变量，只有进位输出信号。因此，计数器是属于摩尔型的一种简单时序电路。取进位信号为输出逻辑变量C1=1，

C2=1七进制计数器应该有七个有效状态，若分别用S0、S1、S2、…、S6及冗余状态S7表示。⑴按题意可以画出如图6-4-2所示的电路状态转换图。

第100页，共146页，2023年，2月20日，星期三⑵

根据选用得编码方式及输出条件写出状态转换表第101页，共146页，2023年，2月20日，星期三第102页，共146页，2023年，2月20日，星期三⑶写出各触发器应满足的状态方程⑷

化简状态方程：第103页，共146页，2023年，2月20日，星期三第104页，共146页，2023年，2月20日，星期三⑸采用JK触发器及与非门实现，Ji,Ki应满足的驱动方程:

⑹画出逻辑电路图如图6-4-3⑺仿真验证：（用EWB软件对状态转换，输出，自启动功能等进行仿真模拟运行）驱动方程第105页，共146页，2023年，2月20日，星期三***考虑用D触发器设计与JK触发器有何区别?***补充用D触发器设计一同步模5可逆计数器，第106页，共146页，2023年，2月20日，星期三例：设计一个串行数据检测器，要求在连续输入三个或三个以上“1”时输出为1，其余情况下输出为0（米里型）。一、抽象、画出状态转换图二、状态化简：用X（1位）表示输入数据用Y（1位）表示输出（检测结果）第107页，共146页，2023年，2月20日，星期三第108页，共146页，2023年，2月20日，星期三三、状态分配:取n=2，令Q1Q0的00、01、10为

S0,S1,S2则，

第109页，共146页，2023年，2月20日，星期三第110页，共146页，2023年，2月20日，星期三四、选用JK触发器，求方程组状态方程驱动方程输出方程第111页，共146页，2023年，2月20日，星期三五、画逻辑图第112页，共146页，2023年，2月20日，星期三本例中若改用D触发器，D触发器的驱动方程就是特性方程。显然只需令：

即可。输出方程不受影响。用D触发器实现：第113页，共146页，2023年，2月20日，星期三图6-4-9用D触发器组成的数据检测器电路第114页，共146页，2023年，2月20日，星期三六、检查电路能否自启动将状态“11”代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：能自启动第115页，共146页，2023年，2月20日，星期三[例6-4-3]

设计一个自动售饮料机的逻辑电路。它的投币口每次只能投枚五角或一元的硬币。投入一元五角钱硬币后机器自动给出一杯饮料；投入两元(两枚一元)硬币后，在给出饮料的同时找回一枚五角的硬币。

取投币信号为输入逻辑变量，投入一枚一元硬币时用A=1表示，未投入时A=0。投入一枚五角硬币用B=1表示，未投入时B=0。给出饮料和找钱为两个输出变量，分别以y、Z表示。给出饮料时Y=1，否则Y=0；找回一枚五角硬币时Z=1，否则Z=0。第116页，共146页，2023年，2月20日，星期三状态图6-4-10。状态转移表如表6-4-3第117页，共146页，2023年，2月20日，星期三

Sn+1/YZ

AB

X

00

01

11

10S0S0/00S1/00X/XXS2/00S1S1/00S2/00X/XXS0/10S2S2/00S0/10X/XXS0/11表6-4-3第118页，共146页，2023年，2月20日，星期三从状态转换图或状态转换表即可画出表示电路次态／输出()的卡诺图

第119页，共146页，2023年，2月20日，星期三第120页，共146页，2023年，2月20日，星期三

假定选用D触发器，则从图6-4-12的卡诺图可写出电路的状态方程、驱动方程和输出方程分别为:

第121页，共146页，2023年，2月20日，星期三第122页，共146页，2023年，2月20日，星期三第123页，共146页，2023年，2月20日，星期三[例]按如下状态图用JK触发器设计同步时序电路。000/0001/0010/0011/0101/0100/0111/0110/0解：1.采用自然二进制状态编码，列出状态转换表Q2Q1Q0Q*2Q*1Q*0YQ2Q1Q0Q*2Q*1Q*0Y00000101001010001010010111000100110110111001110001110001第124页，共146页，2023年，2月20日，星期三解：2.写出状态方程，输出方程化简：第125页，共146页，2023年，2月20日，星期三6.5状态化简方法

原始状态表往往不是最简的，或者说该状态表存在多余或重复的状态。因此，在得到原始状态表后，应考虑是否对它进行化简，以尽量减少所需状态的个数。这里将介绍状态表的化简方法。先介绍状态表化简的基本原理，然后介绍完全定义类状态表化简的具体步骤。1状态表化简的基本原理如果所设置的两个状态，对输入的所有序列产生的输出序列完全相同，则这两个状态可以合并为一个状态。状态表的化简就是根据这一原则进行的。下面，介绍确定性状态化简的充分必要条件．第126页，共146页，2023年，2月20日，星期三

若状态表中的任意两个状态Si和Sj同时满足下列两个条件，则它们可以合并为一个状态：Ⅰ．在所有不同的现输入下，现输出分别相同。Ⅱ．在所有不同的现输入下，次态分别为下列情

况之一:(1)两个次态完全相同。(2)两个次态为其现态本身或交错。(3)两个次态为状态对封闭链中的一个状态对。(4)两个次态的某一后续状态对可以合并。

第一个条件是用来判别现输入下所产生的输出是否相同，是判断考察的两个状态是否可以合并为一个状态的必要条件；而第二个条件则是用来判别其后所有各次输入下所产生的输出是否分别相同的充分条件。第127页，共146页，2023年，2月20日，星期三

因此，第一个条件不满足的两个状态肯定不能合并；而第一个条件满足的两个状态，若第二个条件不满足，则仍然不能合并。2完全定义状态表的化简方法基本概念及定义：等价状态——满足上述合并条件的两个状态（如Si和Sj）称为等价状态或称为等价状态对{Si

，Sj}。等价状态的传递性——若状态Si和Sj等价；状态Sj和Sm等价，则状态Si必和Sm等价，称为等价状态的传递性，记为{Si

，Sj}{Sj,Sm}---{Si

，Sm}.等价类——彼此等价的状态集合，称为等价类。如：若有{Si

，Sj}{Sj,Sm}则有等价类{Si

，Sj,

Sm}。第128页，共146页，2023年，2月20日，星期三最大等价类——若一个等价类不包含在任何其它等价类之中，则称它为最大等价类。

状态表化简的实质是从原始状态表中找出所有的最大等价类，并分别用一个状态代替.1.K次划分法：

K次划分法的基本做法是，先从原始状态表中找出第一次输入下输出相同的状态集合，称为状态表的1次划分；然后从各个1次划分中找出第二次输入下输出相同的状态集合，称之为状态表的2次划分；以此类推，直到求得状态表的K次划分，并且不需要做K+1次划分为止。显见，按上述方法求得的K次划分一定是K次输入下输出均相同的状态集合，也是状态表的最大等价类。第129页，共146页，2023年，2月20日，星期三2。隐含表化简法：

XS01ac,0b,1bf,0a,1cd,0g,0dd,1e,0ec,0e,1fd,0g,0gc,1d,0对表6-4-1原始状态表采用隐含表化简:第130页，共146页，2023年，2月20日，星期三XS01

S1S2,0S1,1

S2S3,0S4,0

S3S3,1S1,0

S4S1,1S3,0表6-4-2最简状态表等价类:{a,b};{b.e};{c,f};{d};{g}最大等价类:

{a,b,e}=S1;{c,f}=S2;{d}=S3;{g}=S4第131页，共146页，2023年，2月20日，星期三6.6用EWB仿真时序逻辑电路例:分析下图的计数器电路。求电路的时序图.说明这是几进制的计数器。第132页，共146页，2023年，2月20日，星期三6.6异步脉冲时序逻辑电路的设计方法1．异步时序逻辑电路的设计方法

下面通过一个例子具体说明一下设计过程。

[例6.6.1]

试设计一个8421编码的异步十进制减法计数器。方法一根据状态转换表求特征方程;求驱动方程;安排CPi第133页，共146页，2023年，2月20日，星期三计数脉冲触发器状态十进制数输出

ZQ3Q2Q1Q0000000

1110019021000803011170401106050101506010040700113080010209000110100000