试论高速Serdes技术的发展趋势和挑战

试论高速Serdes技术的发展趋势和挑战

Summary：本文主要分析了Serdes发展趋势及挑战，其次阐述了Serdes技术、Serdes技术发展历程，通过相关分析希望进一步提高Serdes技术的应用效果，解决更多的技术难题，仅供参考。Keys：高速Serdes技术；发展趋势；挑战1、Serdes技术概述Serdes为串行器以及解串行器的合成，即Serializer和De-Serializer，可将其翻译成串行解串器。站在功能角度来说，Serdes会将并行数据在发送端进行转换，使其成为串行数据。并针对接受的串行数据，在接收端恢复，再次成为并行数据的电路。现在，对于Serdes技术的应用，有效通信的使用已经非常成熟，根据连接的不同类型，主要包括三种，其一为芯片与光模块之间的互联；其二为芯片彼此之间的互联；其三，芯片与以太网之间的互联。以太网的接口，主要包括10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T。如果互联的区域已经跨越城市，会对GE级别以上的接口进行应用。GE主要有两种物理接口，未来发展中，高速率接口都会应用GE类型。为了实现100GE与其充分兼容的目标，制定OTU4标准时，会应用100GE。其中，现在很多厂家都已经可以提出100GE，且已经开始对100GEONT接口进行开发，或者已经制定了计划，由此可见，之后的发展进程中，高速端口只会有两种类型，一种为以太网，另一种便是OTN。访问接口领域，如果是以并行通信作为主导的内存颗粒，也会有区别存在，包括（1）海力士（2）HBM（ADM主导）（3）HMC（以Inter支持以及美光作为主导）这些串行接口作为与DDR5的各自的演进方向[1]。这样，便可以发现，Serdes在电信、个人消费电子领域以及IT中广泛应用。在不断强化的通信容量中，单通道数据率在不同通信协议中，提升速度非常快。2、Serdes技术发展历程Serdes技术的发展，主要有4个阶段。其一：小于6Gbit/s的单通道数据率，对于工艺的选择通常会超过45nm，这时只有非常低的Serdes数据率，对其内部的电路设计的完整性并没有较高的要求，且接收端对要求的满足，通过固定CTLE参数即可完成；其二，6Gbit/s~15Gbit/s的单通道数据率，对于工艺的把控，使其在25~45nm的范围内。其中，会提升PLL的设计指标要求。此外，接收端当中的连续时间线性均衡器等都要对自适应等算法进行应用，以便链路应用场景不同的前提下，可以实现最佳配置CTLE的效果。同时，对接收DFE参数实现动态化调整，强烈把控好DFE参数，使其不超过规定范围；其三，15Gbit/s~30Gbit/s单通道数据率，对于工艺的选择范围在6~28nm，其中提出的工艺参数更加严苛。因为对电路以及功耗等会产生影响问题，所以设计电路工作更加细致。此外，单板、连接器的设计与之前相比，也开始面向精细化；其四，超过30Gbit/s以上的单通道最高数据率应用了目前最先进的工艺水平16nm。传统的NRZ编码可以在30Gbit/s以下时使用，而超过30Gbit/s以上时，要对PAM-4编码考虑应用，会将信号的幅度进行牺牲，但时序上会更加宽裕。所以Serdes架构有了极大的变化。PAM-4编码的处理需应用高速ADC以及PAM-4技术。Serdes系统的完整性包括：上层协议、编码器、发送以及接收端等部分。其中芯片，如Serdes收发端、光模块等构成了有源器件。单板、走线以及背板的构成了无源器件。3、Serdes发展趋势及挑战分析3.1协议Serdes属于物理介质当中子层部分的内容，存在于通信协议的物理层中，所以对于协议的规定十分严格。芯片中的底层模块便是Serdes，不但要对单一通信协议数据率具有更高的挑战给予满足，还要综合考虑成本支出，一般还会提出相同SerdesIP核可以对多种协议进行兼容的要求。站在设计角度来说，可以对通信协议进行划分，使其成为三种类别（1）第1类别：普通协议便是第1类别。普通协议只对数据率、电气参数差异外、位宽的提出要求，针对Serdes没有任何其他要求。第2类当中，涵盖PCIE、SAS等相关协议。其中，协议的使用要综合链路存在的不同恶劣情况给予选择，并对速率加以调整，也就是说可以自协商速率，这一时刻上层可以控制Serdes。因为个人电脑和数据中心等层面会对这些协议有较多的使用，所以有极高的要求面向EMI辐射，需要Serdes可以具备扩频时钟产生能力以及接收能力。使PCIE能够对热插拔功能给予支持，这便要对端器件进行严格检测，查看其是否在位，能否对热插拔提出的要求给予满足。同时，还会对功耗管理功能给予极大的支持；第3类协议为PON协议。要对连续收发模式以及突发收发模式给予支持。一般情况下CDR会针对长时间连续的1信号或者0信号出现锁定异常，所以CDR的架构要有一定的特殊性，才能对协议提出的要求充分满足[2]。2、发送端发送端中包括串行器、前馈均衡器、驱动器。他们的功能主要有：串行器能够对信号进行转换，使并行信号成为串行信号、前馈均衡器可对预加重的目标实现，同时还能完成去减重的效果，对信道进行补偿，从而达到衰减信号的效果。驱动器的使用，能对输出信号起到摆幅的效果，驱动上升以及下降沿的可调性。多路复用器电路也是串行器的关键所在主要有三类如图1所示。此外，1:8的多路复用器如图二所示。图一：多路复用器电路类型图二：1:8的多路复用器该结构的电路简单是其突出特征，但也有缺点存在。例如：如果有数据位宽比较宽的场景，便不能使用该串行器。此外，高速并转串行过程中，针对时钟相位提出了非常严格的抖动要求，所以实现有很大困难。简单来说一步式复用器能够产生的最高工作率不会超过二进制复用器，所以低速Serdes并串转换电路中会多使用一步式复用器。不均匀复用器的使用不但可以对位宽给予灵活配置，，更规避了一步式复用器的缺点。其作用也超过了二进制复用器，所以在高速串行器结构当中，对于不均匀复用器的使用非常合适。3、接收端信道产生的插损率与信号频率为正比例关系，也就是说越高的频率会产生越大的衰减性，在Serdes数据不断提升的今天，产生的衰减信号问题也更为严重，为对信道衰竭作出有效补偿，需要将预加重功能以及接收端均衡功能设置在发送端，其中CTLE以及DFE会组成接收端的均衡器。在Serdes框架当中，CTLE以及DFE的使用已经十分普遍。对于接收端的设计，存在的挑战包括需要DFE拓扑以及CDR拓扑不具备更优的性能，无法使自适应算法达到更优的效果。DFE架构经历了不同的全速直接DFE等相关结构，其中展开式结构、多路复用结构并不需要利用电流加法电路针对DFEtap开展求和，所以时序与直接式DFE相比较会更加轻松一些，在速率提升产生的时序紧张问题解决中非常适用。但是，要结合不同应用场景对芯片的最佳Serdes结构进行选择。在自适应算法中，数字逻辑状态机可充分执行，也可以在片上MCU中，通过固态的形式烧录执行。4、信号完整性电路参数的一项特征便是在越高的频率中，会产生越大的插损。现在Serdes通信有着越来越高的数据率，所以针对芯片封装PCD走线处理、连接器等构建出来的信号完整性有非常强的敏感度。高速Serdes提出了非常严格的信号完整性要求面向PCB走线。例如：在选取PCB板材过程中，对于信号完整性的考虑要查看过孔的处理等相关内容。5、结语：总之，Serdes数据率在通信业务当中的应用需求与日俱增，在CMOS工艺的前提下，针对Serdes最高单通道数据率的实现已经非常理想，达到了128bit/s。从CMOS电路设计角度，链路信号完整性角度来说，进一步提升单通道数据率存在的困难越来越