数字可编程逻辑器件

数字可编程逻辑器件第1页，共67页，2023年，2月20日，星期六第八章可编程逻辑器件8.1概述 8.2现场可编程逻辑阵列（FPLA）8.3可编程阵列逻辑（PAL）

8.4通用阵列逻辑（GAL）8.5可擦除的可编程逻辑器件（EPLD）8.6现场可编程门阵列（FPGA）8.7PLD的编程（无图）8.8在系统可编程逻辑器件（ISP－PLD）返回第2页，共67页，2023年，2月20日，星期六8.1概述图8.1.1PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器返回第3页，共67页，2023年，2月20日，星期六图8.1.1PLD电路中门电路的惯用画法

（a）与门（b）输出恒等于0的与门（c）或门

（d）互补输出的缓冲器（e）三态输出的缓冲器第4页，共67页，2023年，2月20日，星期六未连接可编程连接固定连接第5页，共67页，2023年，2月20日，星期六第6页，共67页，2023年，2月20日，星期六8.2现场可编程逻辑阵列（FPLA）图8.2.1FPLA的基本电路结构图8.2.2FPLA的异或输出结构图8.2.3时序逻辑型FPLA的电路结构返回第7页，共67页，2023年，2月20日，星期六图8.2.1FPLA的基本电路结构返回第8页，共67页，2023年，2月20日，星期六图8.2.2FPLA的异或输出结构返回第9页，共67页，2023年，2月20日，星期六图8.2.3时序逻辑型FPLA的电路结构返回第10页，共67页，2023年，2月20日，星期六8.3可编程阵列逻辑（PAL）图8.3.1PAL器件的基本电路结构图8.3.2编程后的PAL电路图8.3.3具有互补输出的专用输出结构图8.3.4PAL的可编程输入/输出结构图8.3.5带有异或门的可编程输入/输出结构图8.3.6PAL的寄存器输出结构图8.3.7PAL的异或输出结构图8.3.8PAL的运算选通反馈结构图8.3.9产生16种算术、逻辑运算的编程情况图8.3.10PAL14H4按式〔8.3.2〕编程后的逻辑图图8.3.11例8.3.2输出状态的卡诺图图8.3.12例8.3.2中编程后的PAL16R4的逻辑图返回第11页，共67页，2023年，2月20日，星期六图8.3.1PAL器件的基本电路结构返回第12页，共67页，2023年，2月20日，星期六图8.3.2编程后的PAL电路返回第13页，共67页，2023年，2月20日，星期六图8.3.3具有互补输出的专用输出结构返回第14页，共67页，2023年，2月20日，星期六图8.3.4PAL的可编程输入/输出结构返回第15页，共67页，2023年，2月20日，星期六图8.3.5带有异或门的可编程

输入/输出结构返回第16页，共67页，2023年，2月20日，星期六图8.3.6PAL的寄存器输出结构返回第17页，共67页，2023年，2月20日，星期六图8.3.7PAL的异或输出结构返回第18页，共67页，2023年，2月20日，星期六图8.3.8PAL的运算选通反馈结构返回第19页，共67页，2023年，2月20日，星期六图8.3.9产生16种算术、逻辑运算的编程情况返回第20页，共67页，2023年，2月20日，星期六图8.3.10PAL14H4按式〔8.3.2〕编程后的逻辑图返回第21页，共67页，2023年，2月20日，星期六图8.3.11例8.3.2输出状态的卡诺图返回第22页，共67页，2023年，2月20日，星期六图8.3.12例8.3.2中编程后的PAL16R4的逻辑图返回第23页，共67页，2023年，2月20日，星期六8.4通用阵列逻辑（GAL）图8.4.1GAL16V8的电路结构图图8.4.2由3个编程单元构成的与门图8.4.3GAL16V8编程单元的地址分配图8.4.4OLMC的结构框图图8.4.5GAL16V8结构控制字的组成图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式图8.4.7GAL的输入缓冲器电路图8.4.8GAL的输出缓冲器电路图8.4.9GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时返回第24页，共67页，2023年，2月20日，星期六图8.4.1GAL16V8的电路结构图返回第25页，共67页，2023年，2月20日，星期六图8.4.2由3个编程单元构成的与门返回第26页，共67页，2023年，2月20日，星期六图8.4.3GAL16V8编程单元的地址分配返回第27页，共67页，2023年，2月20日，星期六图8.4.4OLMC的结构框图返回第28页，共67页，2023年，2月20日，星期六图8.4.5GAL16V8结构控制字的组成返回第29页，共67页，2023年，2月20日，星期六图8.4.6

OLMC5种工作模式下的简化电路（图中NC表示不连接）

（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式

（d）时序电路中的组合输出模式（e）寄存器输出模式返回第30页，共67页，2023年，2月20日，星期六图8.4.7GAL的输入缓冲器电路返回第31页，共67页，2023年，2月20日，星期六图8.4.8GAL的输出缓冲器电路返回第32页，共67页，2023年，2月20日，星期六图8.4.9GAL的静态输出特性

（a）输出为高电平时（b）输出为低电平时返回第33页，共67页，2023年，2月20日，星期六8.5可擦除的可编程逻辑器件（EPLD）图8.5.1AT22V10的电路结构框图图8.5.2每组乘积项分为两部分的可编程结构图8.5.3与－或逻辑阵列的乘积项共享结构图8.5.4AT22V10的OLMC电路结构图图8.5.5ATV750的OLMC电路结构图返回第34页，共67页，2023年，2月20日，星期六图8.5.1AT22V10的电路结构框图返回第35页，共67页，2023年，2月20日，星期六图8.5.2每组乘积项分为两部分的可编程结构返回第36页，共67页，2023年，2月20日，星期六图8.5.3与－或逻辑阵列的乘积项共享结构返回第37页，共67页，2023年，2月20日，星期六图8.5.4AT22V10的OLMC电路结构图返回第38页，共67页，2023年，2月20日，星期六图8.5.5ATV750的OLMC电路结构图返回第39页，共67页，2023年，2月20日，星期六8.6现场可编程门阵列（FPGA）图8.6.1FPGA的基本结构框图图8.6.2FPGA内静态存储器的存储单元图8.6.3XC2064的IOB电路图8.6.4XC2064的CLB电路图8.6.5XC2064中CLB的3种组态（a）四变量任意函数（b）两个三变量任意函数（c）五变量逻辑函数图8.6.6二变量通用逻辑模块的原理图图8.6.7XC2064中CLB的存储电路图8.6.8FPGA内部的互连资源图8.6.9开关矩阵和可编程连接点图8.6.10利用水平和垂直通用连线和开关矩阵实现连接图8.6.11用直接连线实现连接图8.6.12XC2064的主并装载模式（a）电路接法（b）写入数据的时序图图8.6.13石英晶体振荡器电路图8.6.14装载过程的流程图返回第40页，共67页，2023年，2月20日，星期六图8.6.1FPGA的基本结构框图返回第41页，共67页，2023年，2月20日，星期六图8.6.2FPGA内静态存储器的存储单元返回第42页，共67页，2023年，2月20日，星期六图8.6.3XC2064的IOB电路返回第43页，共67页，2023年，2月20日，星期六图8.6.4XC2064的CLB电路返回第44页，共67页，2023年，2月20日，星期六图8.6.5XC2064中CLB的3种组态

（a）四变量任意函数（b）两个三变量任意函数（c）五变量逻辑函数返回第45页，共67页，2023年，2月20日，星期六图8.6.6二变量通用逻辑模块的原理图返回第46页，共67页，2023年，2月20日，星期六图8.6.7XC2064中CLB的存储电路返回第47页，共67页，2023年，2月20日，星期六图8.6.8FPGA内部的互连资源返回第48页，共67页，2023年，2月20日，星期六图8.6.9开关矩阵和可编程连接点返回第49页，共67页，2023年，2月20日，星期六图8.6.10利用水平和垂直通用连线和开关矩阵实现连接返回第50页，共67页，2023年，2月20日，星期六图8.6.11用直接连线实现连接返回第51页，共67页，2023年，2月20日，星期六图8.6.12XC2064的主并装载模式

（a）电路接法（b）写入数据的时序图返回第52页，共67页，2023年，2月20日，星期六图8.6.13石英晶体振荡器电路返回第53页，共67页，2023年，2月20日，星期六图8.6.14装载过程的流程图返回第54页，共67页，2023年，2月20日，星期六8.8在系统可编程逻辑器件（ISP－PLD）图8.8.1ispGAL16z8的电路结构框图图8.8.2ispGAL16z8编程操作流程图图8.8.3ispLSI1032的电路结构框图图8.8.4ispLSI1032的逻辑功能划分框图图8.8.5通用逻辑模块（GLB）的电路结构图8.8.6GLB的其它几种组态模式（a）高速旁路模式（b）异或逻辑模式（c）单乘积项模式图8.8.7输入/输出单元（IOC）的电路结构图8.8.8IOC的各种组态图8.8.9ispLSI器件的编程接口图8.8.10ispGDS22的结构框图图8.8.11ispGDS22的输入/输出单元（IOC）返回第55页，共67页，2023年，2月20日，星期六图8.8.1ispGAL16z8的电路结构框图返回第56页，共67页，2023年，2月20日，星期六图8.8.2ispGAL16z8编程操作流程图返回第57页，共67页，2023年，2月20日，星期六图8.8.3ispLSI1032的电路结构框图返回第58页，共67页，2023年，2月20日，星期六图8.8.4ispLSI1032的逻辑功能划分框图返回第59页，共67页，2023年，2月20日，星期六第60页，共67页，2023年，2月20日，星期六图8.8.5通用逻辑模块（GLB）的电路结构返回第61页，共67页，2023年，2月20日，星期六图8.8.6GLB的其它几种组态模式

（a）高速旁路模式（b）异或逻辑模式（c）单乘积项模式返回第62页，共67页，2023年，2月20日，星期六图8.8.7