数字电路逻辑设计第四章

数字电路逻辑设计第四章1第1页，共55页，2023年，2月20日，星期六

第4章组合逻辑电路

组合逻辑电路设计组合逻辑电路分析

本章重点

2第2页，共55页，2023年，2月20日，星期六数字系统逻辑电路组合逻辑电路时序逻辑电路3第3页，共55页，2023年，2月20日，星期六组合逻辑电路的特点

结构特点：基本上由门电路组成；只有从输入端到输出端的直接通路，而没有从输出端到输入端的反馈回路；电路中不包含具有记忆功能的存储元件逻辑特点：任何时刻电路的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用之前电路原来所处的状态无关4第4页，共55页，2023年，2月20日，星期六组合逻辑电路的一般框图描述

组合逻辑电路x1x2xnZ1Z2ZnZ1＝f1

(x1，x2,…xn)Z2＝f2

(x1，x2,…xn)Zn＝fn

(x1，x2,…xn)5第5页，共55页，2023年，2月20日，星期六

4.1组合逻辑电路分析

分析目的--根据给定逻辑电路，找出该电路的逻辑功能组合逻辑电路分析是建立在逻辑代数基础上的，大部分分析步骤与逻辑函数的运算、化简和变换有关；常见的典型组合逻辑电路有：编码器、译码器、数据选择/分配器、全加器、数值比较器、奇偶产生/校验器等6第6页，共55页，2023年，2月20日，星期六组合逻辑电路分析例ABA＋BA＋BABF11≥1≥1≥1(真值表略)异或逻辑

4.1组合逻辑电路分析

7第7页，共55页，2023年，2月20日，星期六

4.1组合逻辑电路分析

组合逻辑电路分析的一般步骤逻辑图逐级写出输出表达式化简和变换列真值表概括电路逻辑功能8第8页，共55页，2023年，2月20日，星期六组合逻辑电路分析例&&&ABF11ABABA·B(真值表略)同或逻辑4.1组合逻辑电路分析

9第9页，共55页，2023年，2月20日，星期六11011001+)

加数

10第10页，共55页，2023年，2月20日，星期六11011001+)01

加数和进位11第11页，共55页，2023年，2月20日，星期六11011001+)1001

加数和进位12第12页，共55页，2023年，2月20日，星期六11011001+)110001

加数和进位13第13页，共55页，2023年，2月20日，星期六11011001+)01101001

加数和进位14第14页，共55页，2023年，2月20日，星期六11011001+)101101001

加数和进位15第15页，共55页，2023年，2月20日，星期六11011001+)101101001

加数和进位逢二进一各位相加时实际上是两个加数和低位来的进位三个数相加各位加法运算产生的结果都是本位和和向高位的进位16第16页，共55页，2023年，2月20日，星期六

4.1.1半加器

加法运算规律：11011001+)101101001

加数和进位逢二进一各位相加时实际上是两个加数和低位来的进位三个数相加各位加法运算产生的结果都是本位和和向高位的进位17第17页，共55页，2023年，2月20日，星期六

4.1.1全加器

半加运算和半加器

仅仅是两个加数相加求和，不考虑低位进位，称为半加运算。半加运算产生“半加和”和“半加进位”，半加运算是一种过渡性的不完整加法运算。能完成半加运算的电路称为半加器18第18页，共55页，2023年，2月20日，星期六半加器ABS′CO′0000011010101101列出半加运算的真值表，进而得出半加器的逻辑函数表达式和逻辑图&=1ABS′CO′∑ABS′CO′半加器逻辑符号

4.1.1全加器

19第19页，共55页，2023年，2月20日，星期六ABCI=1=1&&&FCO20第20页，共55页，2023年，2月20日，星期六ABCI=1=1&&&FCO21第21页，共55页，2023年，2月20日，星期六ABCI=1=1&&&FCO22第22页，共55页，2023年，2月20日，星期六ABCI=1=1&&&FCO23第23页，共55页，2023年，2月20日，星期六ABCI=1=1&&&FCO24第24页，共55页，2023年，2月20日，星期六ABCI=1=1&&&FCO25第25页，共55页，2023年，2月20日，星期六CIABFCO000000011001010011011001010101110011111126第26页，共55页，2023年，2月20日，星期六CIABFCO0000000110010100110110010101011100111111两个加数和低位来的进位相加求和的运算，称为全加运算。27第27页，共55页，2023年，2月20日，星期六全加器

全加器的真值表CIi-1AiBiFiCOi0000000110010100110110010101011100111111全加器的表达式一位全加器的逻辑符号∑CICO

4.1.1全加器

28第28页，共55页，2023年，2月20日，星期六逐位进位全加器B1A1F1∑CICOB2A2F2∑CICOB3A3F3∑CICOCIB0A0F0∑CO四个一位全加器构成4位逐位进位加法器，由于逐级运算需要消耗许多时间，因此运算速度较慢，实用的全加器是超前进位全加器

4.1.1全加器

29第29页，共55页，2023年，2月20日，星期六超前进位全加器

在超前进位全加器中，只需经历较少级数门的延迟时间获得各位的进位信号，几乎同时完成全加，输出全加和和向更高位的进位信号。常用的中规模超前进位全加器集成电路有：CT54/74283,CT54S/74283,CT54LS/74LS283,CC4008等

4.1.1全加器

30第30页，共55页，2023年，2月20日，星期六&&≥1≥1≥11B4⑾A3⒁A4⑿B3⒂A2⑶B2⑵A1⑸B1⑹CI1⑺&&&≥1≥11CO4⑼F4⑽F3⒀F2⑴F1⑷Y3X3Y4X4Y2Y1X2X1&&&&&&&&&&&&&≥1≥1≥11111=1=1=1=14位超前进位全加器CT54/74283逻辑图31第31页，共55页，2023年，2月20日，星期六∑030303PQ∑CICO4位全加器逻辑符号32第32页，共55页，2023年，2月20日，星期六减法电路全减器0101110101－)01010AnBnDnC*n为n位向n+1位的借位C*n-1为n-1位向n位的借位33第33页，共55页，2023年，2月20日，星期六AnBnC*n-1&=1=1&&&1DnC*nP-QP-QBOPQBIAnBnC*n-1DnC*n逻辑符号34第34页，共55页，2023年，2月20日，星期六

4.1.2编码器

赋予每个二元码序列一个固定的含义，称为编码。能够实现编码操作的电路称为编码器。编码器的作用是将一系列信号状态转换成二进制代码如果需要编码的信息量是N，二进制代码的码长是n位，则应满足关系：2n≥N≥2n－1常见的编码器有二进制编码器和二－十进制（BCD）编码器35第35页，共55页，2023年，2月20日，星期六优先编码器（HPRI/BIN）优先编码器能首先对输入进行优先排序，仅仅对优先级别最高的输入编码，而对其它输入不作任何响应。（以下介绍的优先编码器是以输入端的下标编号数值最大的优先级别最高）常用中规模的优先编码器有：8线－3线优先编码器CT54/74148、CT54LS/74LS148、CC4532，10线－4线优先编码器CT54/74147、CT54LS/74LS147、CC40147等

4.1.2编码器

36第36页，共55页，2023年，2月20日，星期六111111111111&&&&&&&&&&&&&≥1≥1≥1≥1IN0(10)IN1(11)IN2(12)IN3(13)IN4(1)IN5(2)IN6(3)IN7(4)ST(5)YS(15)YEX(14)Y0(9)Y1(7)Y2(6)18线－3线优先编码器逻辑图CT54/74148······················37第37页，共55页，2023年，2月20日，星期六 8线－3线优先编码器G3G2G1&&&&&38第38页，共55页，2023年，2月20日，星期六逻辑函数表达式39第39页，共55页，2023年，2月20日，星期六输入输出STIN0IN1IN2IN3IN4IN5IN6IN7Y0Y1Y2YEXYS1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×011111111001001111111111018线－3线优先编码器CT54/74148真值表

4.1.2编码器

40第40页，共55页，2023年，2月20日，星期六优先编码器

CT54/74148IN0～IN7

—编码输入端;低电平输入有效Y0～Y2—编码输出端

;反码输出ST—选通输入端;低电平有效,当ST＝0时本片可编码，当ST＝1时本片不编码YS—选通输出端;当本片编码时YS＝1当本片不编码时YS＝0送低位片作为选通信号YEX—扩展输出端;当多片扩展使用时，作为扩展输出代码的最高位，YEX＝1时表示本片不编码，输出代码全1

4.1.2编码器

41第41页，共55页，2023年，2月20日，星期六8线－3线优先编码器逻辑符号0/Z101/Z112/Z123/Z134/Z145/Z156/Z167/Z17V18ENa1a2a3a1011121314151617≥118aHPRI/BININ0IN1IN2IN3IN4IN5IN6IN7Y0YEXY2Y1STYS

4.1.2编码器

8线-3线优先编码器42第42页，共55页，2023年，2月20日，星期六43第43页，共55页，2023年，2月20日，星期六优先编码器扩展应用用8线－3线扩展为16线－4线优先编码器STHPRI/BIN(高位片)01234567ENYSY0Y1Y2YEXHPRI/BIN(低位片)01234567ENYSY0Y1Y2YEX&&&&ST0……78……15Y0Y1Y2Y3YEX

4.1.2编码器

44第44页，共55页，2023年，2月20日，星期六

4.1.3译码器

译码是编码的逆过程，即将编码时赋予每个二进制代码原来的含义“翻译”出来，在相应的输出端以事先规定的电平输出常见的译码器有：二进制译码器(变量译码器)、二－十进制译码器、显示译码器等

常用中规模集成译码器有：双2线－4线译码器CT54S/74S139、CT54LS/74LS139、3线－8线译码器CT54S/74S138、CT54LS/74LS138、CC74HC138，4线－16线译码器CT54/74154、CT54LS/74LS154、CC74HC154，4线－10线译码器CT54/7442、CT54S/74S42、CT54LS/74LS42等45第45页，共55页，2023年，2月20日，星期六

4.1.3译码器

2线－4线译码器(BIN/OCT)&&&&11111Y0Y1Y2Y3STA0A1（CT54/74139）2线－4线译码器逻辑图46第46页，共55页，2023年，2月20日，星期六2线－4线译码器（CT54/74139）STA1A0Y3Y2Y1Y01××111100011100011101010101101101112线－4线译码器真值表EN012312BIN/OCTY0Y2Y1STA0Y3A12线－4线译码器逻辑符号A0~A1—地址输入端Y0~Y3—译码输出端ST

—选通输入端4.1.3译码器

47第47页，共55页，2023年，2月20日，星期六2线－4线译码器扩展应用A0A1ENBIN/OCTY0Y2Y1STY3321012ENBIN/OCTY0Y2Y1STY3321012A21ⅡⅠ2线－4线译码器扩展构成3线－8线译码器4.1.3译码器

48第48页，共55页，2023年，2月20日，星期六A0A1ENBIN/OCTY4Y6Y5STY7321012ENBIN/OCTY0Y2Y1STY3321012A21ⅡⅠ49第49页，共55页，2023年，2月20日，星期六50第50页，共55页，2023年，2月20日，星期六3线－8线译码器(BIN/OCT)CT54/741383线－8线译码器逻辑符号EN0123124BIN/OCTY0Y2Y1STBA0Y3A14567Y4Y5Y6Y7A2STCSTA&A0~A2—地址输入端Y0~Y7—译码输出端STASTB—选通输入端STC

；STA＝1

STB＋

STC＝0时译码4.1.3译码器

51第51页，共55页，2023年，2月20日，星期六3线－8线译码器CT54/74138STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××111111110××××11111111100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111