直接数字频率合成技术

直接数字频率合成技术第一页，共38页。

DDS技术是一种先进的波形产生技术，已经在实际中获得广泛应用。1971年,由J.Tierney和C.M.Tader等人在“ADigitalFrequencySynthesizer”一文中首次提出了DDS的概念；DDS或DDFS是DirectDigitalFrequencySynthesis的简称通常将此视为第三代频率合成技术；它突破了前两种频率合成法的原理,从”相位”的概念出发进行频率合成；这种方法不仅可以产生不同频率的正弦波,而且可以控制波形的初始相位；还可以用DDS方法产生任意波形(AWG)。第二页，共38页。DDS原理工作过程为:1,将存于数表中的数字波形,经数模转换器D/A,形成模拟量波形.2,两种方法可以改变输出信号的频率:(1),改变查表寻址的时钟CLOCK的频率,可以改变输出波形的频率.

(2),改变寻址的步长来改变输出信号的频率.DDS即采用此法. 步长即为对数字波形查表的相位增量.由累加器对相位增量进行累加,累加器的值作为查表地址.3,D/A输出的阶梯形波形,经低通(带通)滤波,成为质量符合需要的模拟波形第三页，共38页。累加器的工作示意图第四页，共38页。

第五页，共38页。设相位累加器的位宽为2N,Sin表的大小为2p,累加器的高P位用于寻址Sin表.时钟Clock的频率为fc,若累加器按步进为1地累加直至溢出一遍的频率为若以M点为步长,产生的信号频率为M称为频率控制字第六页，共38页。该DDS系统的核心是相位累加器，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0~360o范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC，输出模拟量。相位寄存器每经过2N/M个fc时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出正弦波周期为

频率为频率控制字与输出信号频率和参考时钟频率之间的关系为：

其中N是相位累加器的字长。频率控制字与输出信号频率成正比。由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的33%,以避免混叠或谐波落入有用输出频带内。在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小2~4位。

第七页，共38页。通常用频率增量来表示频率合成器的分辨率，DDS的最小分辨率为这个增量也就是最低的合成频率。最高的合成频率受奈奎斯特抽样定理的限制，所以有与PLL不同,DDS的输出频率可以瞬时地改变,即可以实现跳频，这是DDS的一个突出优点，用于扫频测量和数字通讯中，十分方便。

第八页，共38页。DDS这种技术的实现依赖于高速数字电路的产生，目前，其工作速度主要受D/A变换器的限制。利用正弦信号的相位与时间呈线性关系的特性，通过查表的方式得到信号的瞬时幅值，从而实现频率合成。DDS具有超宽的相对宽带，超高的捷变速率，超细的分辨率以及相位的连续性，可编程全数字化，以及可方便实现各种调制等优越性能。但存在杂散大的缺点，限于数字电路的工作速度,DDS的频率上限目前还只能达到数百兆,限制了在某些领域的应用。第九页，共38页。AD9830芯片特性+5V电压供电50MHz频率片内正弦查询表片内10位数模转换器并行数据接口掉电功能选择250mW功耗48引脚薄方扁封装（TQFP）第十页，共38页。DDS的信号质量分析取样系统信号的频谱镜像频率分量为－60dB，而其他各种杂散分量分布在很宽的频带上，其幅值远小于镜像频率分量。D/A之后用的低通滤波器可用来滤去镜像频率分量，谐波分量和带外杂散分量。第一个镜像频率分量最靠近信号频率，且幅度最大，实际应用时，应尽量提高采样时钟频率，使该分量远离低通滤波器的带宽,以减少低通滤波器的制作难度。第十一页，共38页。第十二页，共38页。第十三页，共38页。DDS的信号质量分析

DDS信号源的性能指标：1,频率稳定度，等同于其时鈡信号的稳定度。2,频率的值的精度，决定于DDS的相位分辨率。即由DDS的相位累加器的字宽和ROM函数表决定。本题要求频率按10Hz步进，频率值的误差应远小于10Hz。DDS可达到很高的频率分辨率。3,失真与杂波：可用输出频率的正弦波能量与其他各种频率成分的比值来描述。失真与杂波的成分可分为以下几个部分：⑴，采样信号的镜像频率分量。DDS信号是由正弦波的离散采样值的数字量经D/A转换为阶梯形的模拟波形的，当时钟频率为，输出正弦波的频率为时，存在着以采样频率为折叠频率的一系列镜像频率分量，这些镜像频率值为n±它们的幅度沿Sin(x)/x包络滚降。其输出信号的频谱如图6。19所示。⑵D/A的字宽决定了它的分辨率，它所决定的杂散噪声分量，满量程时，对信号的信噪比影响可表示为S/D+N=6.02B+1.76dB其中B为D/A的字宽，对于10位的D/A，信噪比可达到60dB以上。增加D/A的位数，可以减少波形的幅值离散噪声。另外，采用过采样技术，即大幅度增加每个周期中的样点数（提高时钟频率），也可以降低该类噪声。过采样方法使量化噪声的能量分散到更宽的频带，因而提高了信号频带内的信噪比。⑶相位累加器截断造成的杂波。这是由正弦波的ROM表样点数有限而造成的。通过提高时钟频率或采用插值的方法增加每个周期中的点数（过采样），可以减少这些杂波分量。⑷D/A转换器的各种非线性误差形成的杂散频率分量，其中包括谐波频率分量，它们在N频率处。这些杂波分量的幅度较小。⑸，其他杂散分量，包括时钟泄漏，时钟相位噪声的影响等。

D/A后面的低通滤波器可以滤去镜像频率分量和谐波分量，可以滤去带外的高频杂散分量，但是，无法滤去落在低通带内的杂散分量。第十四页，共38页。DDS的信号质量分析最高电压杂散信号fspur出现在频谱f=

fc-f0时，它限制着输出频率范围的上限。最大杂散信号边带与信号功率之比为

满量程时，对信号的信噪比影响可表示为第十五页，共38页。其中最主要的是相位截断误差带来的噪声三个噪声,都是加性噪声第十六页，共38页。DDS的优点（1）输出频率相对带宽较宽 输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。（2）频率转换时间短 DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。（3）频率分辨率极高 若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。（4）相位变化连续 改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。（5）输出波形的灵活性 只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。（6）其他优点 由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。第十七页，共38页。DDS的局限性（1）输出频带范围有限 由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。（2）输出杂散大 由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。第十八页，共38页。目前DDS芯片的生产公司Qualcomm公司单片电路。Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率为130MHz，分辨率为0.03Hz，杂散控制为-76dBc，变频时间为0.1μs;ScitegADS-431,1.6GHz,分辨率1Hz,杂散-45dB,可正交输出StanfordMicroLinear公司第十九页，共38页。MicroLinear公司电压事业部生产的几种低频

DDS产品ML2035 特性：（1）输出频率为直流到25kHz，在时钟输入为12.352MHz野外频率分辨率可达到1.5Hz（-0.75～+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带3～12MHz晶体振荡电路；（3）兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。ML2035生成的频率较低（0～25kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2片ML2035产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作通信系统中的收发电路等。ML2037是新一代低频正弦波DDS单片电路，生成的最高频可达500kHz。第二十页，共38页。AD公司的产品第二十一页，共38页。型

号最大工作(MHz)工作电压（V）最大功耗（mw)备

注AD9832253.3/5120小型封装，串行输入，内置D/A转换器。AD9831253.3/5120低电压，经济，内置D/A转换器。AD9833252.5～5.52010个管脚的uSOIC封装。AD9834502.5～5.52520个管脚的TSSOP封装并内置比较器。AD9835505200经济，小型封装，串行输入，内置D/A转换器。AD9830505300经济，并行输入，内置D/A转换器。AD98501253.3/5480内置比较器和D/A转换器。AD98531653.3/51150可编程数字QPSK/16-QAM调制器。AD98511803/3.3/550内置比较器、D/A转换器和时钟6倍频器。AD98523003.31200内置12位的D/A转换器、高速比较器、线性调频和可编程参考时钟倍频器。AD98543003.31200内置12位两路正交D/A转换器、高速比较器和可编程参考时钟倍频器。AD985810003.32000内置10位的D/A转换器、150MHz相频检测器、充电汞和2GHz混频器。第二十二页，共38页。AD公司的产品AD9859

400MSPS10-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9951

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9952

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwithHighSpeedComparatorAD9953

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAMAD9954

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAM,LinearSweepBlock,AndHighSpeedComparator第二十三页，共38页。实现DDS的几种技术方案1、采用高性能DDS单片电路的解决方案2、采用分立IC电路系统实现,一般有CPU、RAM、ROM、D/A、CPLD和模拟滤波器等组成3、CPLD和FPGA实现第二十四页，共38页。第二十五页，共38页。用Max+plusII设计DDS系统数字部分最简单的方法是采用原理图输入。相位累加器调用lmp_add_sub加减法器模拟，相位累加器的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。波形存储器（ROM）通过调用lpm_rom元件实现，其LPM_FILE的值*.mif是一个存放波形幅值的文件。波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省3/4的资源，这是非常可观的。为了进一步优化速度的设计，可以选择菜单Assign|GlobanProjectLogicSynthesis的选项Optimize10（速度），并设定GlobalProjectLogicSynthesisStyle为FAST，经寄存器性能分析最高频率达到100MHz以上。用FPGA实现的DDS能工用在如此之高的频率主要依赖于FPGA先进的结构特点。第二十六页，共38页。DDS参考设计

采用QuartusII是Altera近几年来推出的新一代可编程逻辑器件

Quicklogic提供

部分源文件是Quicklogic专用文件

第二十七页，共38页。第二十八页，共38页。采用FPGA设计成的DDS数控振荡器NCO(输出为数字波形,须外加D/A)第二十九页，共38页。第三十页，共38页。Verilog设计的代码文件和其他文件第三十一页，共38页。`include"romtab.v"`include"claadd8s.v"`include"loadfw.v"`include"loadpw.v"`include"sinlup.v"`include"phasea.v"`include"phasemod.v"`include"pngen.v"**ProjectName:DDS****Author:DanielJ.Morelli**CreationDate:03/04/9621:51:00**VersionNumber:1.0****RevisionHistory:****DateInitialsModification******Description:****ThisisthetopleveloftheDirectDigitalSynthesizer**第三十二页，共38页。moduledds( RESETN, //globalreset PNCLK, //PNgeneratorclock SYSCLK, //systemclock FREQWORD, //inputfrequencywordfromexternalpins FWWRN, //lowassertedfrequencywordwritestrobe PHASEWORD, //inputphasewordfromexternalpins PWWRN, //lowassertedfrequencywordwritestrobe IDATA, //Iaxisdata QDATA, //Qaxisdata COS, //digitalcosoutput SIN, //digitalsinoutput MCOS, //modulateddigitalcosoutput MSIN, //modulateddigitalsinoutput DACCLK, //DACclocktosignalwhentoloadDDSsinvalue DACOUT); //DACoutputofsinwave//Porttypes第三十三页，共38页。inputSYSCLK,PNCLK,RESETN,FWWRN,PWWRN;input[31:0]FREQWORD;input[7:0]PHASEWORD;outputDACCLK,COS,SIN,MCOS,MSIN,IDATA,QDATA;output[7:0]DACOUT;wire[31:0] syncfreq; //synchronousfrequencywordwire[7:0] syncphswd; //synchronousphasewordwire[7:0] phase; //phaseoutputfromphaseaccumulatorwire[7:0] modphase; //modulatedphasevalueafterphasemodblock//designarchitecture assignDACCLK=SYSCLK;//---------------------------------------------------------------//thismoduleisnotpartoftheNCO//thismoduleisusedtogeneraterandomdata//tomodulatetheNCOoutput//---------------------------------------------------------------第三十四页，共38页。pngenU_pngen( RESETN, //globalreset PNCLK, //PNgeneratorclock IDATA, //Iaxisdata QDATA); //Qaxisdata//---------------------------------------------------------------loadfwU_loadfw( RESETN, //globalreset SYSCLK, //systemclock FREQWORD, //inputfrequencyw