《电子技术基础》课件8-2

第8章:组合逻辑电路

组合逻辑电路分析与设计（combinationallogic）编码器及译码器（encoderanddecoder）

数据选择器与数据分配器（multiplexersanddemultiplexers）

*数值比较器（magnitudecomparators）加法器（adders）§8.3-1数据选择器（DataSelector）

从多路输入数据中，选择一路数据输出，又称多路开关（Multiplexer

）选1inputsaddressoutput为的最小项。8.3数据选择器与数据分配器8.3数据选择器与数据分配器1A1&&&&≥11A01D0D1D2D3Y4选1数据选择器E：使能端E=1时，工作E＝0时，封锁8选1数据选择器：74LS1518.3数据选择器与数据分配器8.3数据选择器与数据分配器

具有n位地址输入的数据选择器，可产生输入变量不大于n+1的组合逻辑函数。例：用数据选择器实现逻辑函数：8选1：4选1：½153151Vcc18.3数据选择器与数据分配器§8.3-2*数据分配器（demultiplexer）

单路输入，多路数据输出，一到多路的转换开关。74LS155：双一线至四线数据分配器MUXDMUXDMUXinputaddressoutputs8.3数据选择器与数据分配器信道§8.4-11位数值比较器

数字系统中，比较两个数值的大小（相等、大于、小于）。8.4*数值比较器AB比较结果00A=B01A<B10A>B11A=B1位二进制数的数值比较列表达式画逻辑图A1&B1&≥174LS858.4*数值比较器§8.4-2多位数值比较器

从高位向低位逐级比较，只有在高位相等时才比较低位74LS858.4*数值比较器A3B2A2A1B1A0B0B3010A7B6A6A5B5A4B4B7用两个74LS85串联构成8位数值比较器。8.4*数值比较器§8.5-11位加法器半加器：不考虑有来自低位的进位，将两个二进制数相加8.5加法器输入输出ABSCO0000011010101101和进位输出A=1SB&CO∑COCOSAB半加器逻辑图半加器符号用与非门来实现半加器：11111ABSCo8.5加法器

全加器：考虑有来自低位的进位，将两个二进制数相加8.5加法器ABCISCO0000000110010100110110010101011100111111A=1B&CO∑COCOSAB全加器符号CI=1S&≥1CICI§8.5-2多位加法器

串行进位加法器：多位数相加必须使用全加器；将低位全加器的进位CO接到高位全加器的进位输入端CI；要经过多个全加器的传输延迟，运算速度慢；电路简单，易实现4位串行进位加法器8.5加法器∑A0COSABCIS0B0∑A1COSABCIS1B1∑A2COSABCIS2B2∑A3COSABCIS3B3CO3

超前进位（carrylook-ahead）加法器：

运算开始时即确定每一全加器的进位令：8.5加法器X2CO1S2CO0CO2CO3CO4X1X3X4§8.5-3用加法器设计组和逻辑电路

逻辑函数能化成输入变量与输入变量或常量相加的形式，则用加法器实现组合逻辑电路非常简单。例：设计一个将8421BCD代码转换成余3码的组合逻辑电路8421BCD码余3码A3A2A1A0Y3Y2Y1Y0000000010010001101000101011001111000100100110100010101100111100010011010101111008.5加法器74HC283