数字电子电路课件

数字电子电路课件第1页，共78页，2023年，2月20日，星期五第2讲

主要内容一、加法器二、数值比较器三、编码器四、译码器五、数据选择器六、分配器第2页，共78页，2023年，2月20日，星期五一、加法器1、1位加法器半加器全加器2、多位数加法器串行进位加法器超前进位加法器3、集成加法器第3页，共78页，2023年，2月20日，星期五1、1位加法器

(1)半加器不考虑低位来的进位的加法叫半加；能完成半加功能的电路叫半加器。①半加真值表②逻辑函数表达式ABSC0000011010101101A、B：加数和被加数S：和数C：进位数S=ABC=AB第4页，共78页，2023年，2月20日，星期五1、1位加法器(1)半加器③电路实现(根据上式)④符号=1&ABSC电路ΣCOSCAB符号S=ABC=AB第5页，共78页，2023年，2月20日，星期五1、1位加法器

(2)全加器考虑低位来的进位加法称为全加；完成全加功能的电路叫全加器。①全加器真值表AiBiCi-1CiSi0000000101010010111010001101101101011111Ai、Bi：加数和被加数Ci-1：由低位来的进位输入Si：和（本位和）Ci：向高位的进位输出第6页，共78页，2023年，2月20日，星期五一、加法器1、1位加法器

(2)全加器②逻辑函数表达式AiBiCi-1SiCi0000000110010100110110010101011100111111第7页，共78页，2023年，2月20日，星期五1、1位加法器(2)全加器②逻辑函数表达式③电路实现&≥1=1=11AiBiCi-1CiSiSiCiAi符号ΣCICOBiCi-1④符号第8页，共78页，2023年，2月20日，星期五2、多位数加法器串行进位加法器多个全加器级联，全加器的个数等于相加数的位数，最低位全加器的Ci-1端应接0S3A3ΣCOCIB3S2A2ΣCOCIB2S1A1ΣCOCIB1S0A0ΣCOCIB0优点：结构简单。在中低速设备中有应用。缺点：速度慢。4位加法要有4级门的延迟。第9页，共78页，2023年，2月20日，星期五2、多位数加法器(2)超前进位加法器（并行进位，快速进位）原理：当输入加数与被加数确定后，每一个进位都可以立即确定。设Gi=AiBi，而Pi=AiBi，则上式变成第10页，共78页，2023年，2月20日，星期五2、多位数加法器(2)超前进位加法器(续)所以：可以看出，各位的进位信号都只与Gi、Pi和C-1有关，而C-1=0，因此，各位的进位只与Ai、Bi有关，可以并行产生，实现快速进位。第11页，共78页，2023年，2月20日，星期五2、多位数加法器超前进位加法器的电路图如下：第12页，共78页，2023年，2月20日，星期五3、集成加法器(1)常见集成加法器（快速进位）TTL：54/74/74LS283CMOS：CC/CD4008图A芯片引脚图图B逻辑引脚图S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283第13页，共78页，2023年，2月20日，星期五3、集成加法器(2)集成加法器的应用

①多位二进制加法2片74283组成8位二进制数加法：S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283S3S2S1S0S7S6S5S4CO“0”A7A4A3A0B3B0B7B4第14页，共78页，2023年，2月20日，星期五3、集成加法器(2)集成加法器的应用

②实现BCD码加法（以4位二进制为例）BCD码：大于9或有进位时“加6修正”

设C为修正信号，则C=C3+Cs>9而Cs>9的卡诺图如右图所示：1110111111010010110100S3S2S1S0化简可得：Cs>9=S3S2+S3S1所以C=C3+S3S2+S3S1第15页，共78页，2023年，2月20日，星期五②实现BCD码加法修正信号：C=C3+S3S2+S3S1电路示意：（一片求和，一片修正）S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283S3S2S1S0C3C-1A3A2A1A0B3B2B1B074283&&≥1S3S2S1S0C000A3A2A1A0B3B2B1B0说明：C=1时，0110加到修正片输入端；同时C作为一位8421码加法器的进位信号。第16页，共78页，2023年，2月20日，星期五课堂练习:P225题3-2解：Y1=(AB)C=ABCY2=AB+(AB)CY3=ABCY4=AB+(AB)C所以，(a)、(b)均为全加器。第17页，共78页，2023年，2月20日，星期五第2讲

主要内容一、加法器二、数值比较器三、编码器四、译码器五、数据选择器六、分配器第18页，共78页，2023年，2月20日，星期五二、数值比较器数值比较器：对两个位数相同的二进制整数进行数值比较，判定其大小关系。1、1位数值比较器2、4位数值比较器3、级联扩展第19页，共78页，2023年，2月20日，星期五1、1位数值比较器比较两个1位二进制数A、B，结果有三种情况：A>B，A=B，A<B。分别用L、G、M表示。ABLGM00010010011010011010(2)表达式(1)真值表第20页，共78页，2023年，2月20日，星期五1、1位数值比较器(3)电路1&&1≥1ABMGL第21页，共78页，2023年，2月20日，星期五2、4位数值比较器多位比较原理先比较最高位，在高位相等的条件下取决于低位的比较结果。(2)逻辑表达式(注意表达式的意义)(3)电路实现(略，参看P158)第22页，共78页，2023年，2月20日，星期五2、4位数值比较器(4)逻辑符号FA<B01230123<=>PQP<QP=QP>QCOMPA<BA=BA>BA0A1A2A3B0B1B2B3FA=BFA>BA3~A0，B3~B0是两个相比较的4位二进制数；A<B,A=B,A>B是三个级联输入端；FA<B,FA=B,FA>B为比较结果输出端。注：A<B,A=B,A>B三个级联输入端的优先级低，当P=Q时，输出结果才取决于它们第23页，共78页，2023年，2月20日，星期五2、4位数值比较器(5)常见集成数值比较器TTL：7485，74LS85CMOS：C663，CC14585，74HC85图7485逻辑引脚图第24页，共78页，2023年，2月20日，星期五3、级联扩展（以7485系列为例）(1)串联扩展组成8位数值比较器：01230123<=>PQP<QP=QP>QCOMP010A0A1A2A3B0B1B2B3FA<B01230123<=>PQP<QP=QP>QCOMPA4A5A6A7B4B5B6B7FA=BFA>B特点：结构简单，可扩展任何位数，芯片越多，速度越慢。第25页，共78页，2023年，2月20日，星期五3、级联扩展（以7485系列为例）(2)并联扩展B12A12FA<BFA>B>=<010B8A8FA<BFA>B>=<010B4A4FA<BFA>B>=<010B0A0FA<BFA>B>=<010B3FA<BFA>B>=<010FA=BA3B2A2B1A1B0A0并行比较，速度较快。第26页，共78页，2023年，2月20日，星期五课堂练习P226

[题3.9]第27页，共78页，2023年，2月20日，星期五第2讲

主要内容一、加法器二、数值比较器三、编码器四、译码器五、数据选择器六、分配器第28页，共78页，2023年，2月20日，星期五三、编码器把每一个输入信号转化为对应的编码，这种组合逻辑电路称为编码器。目前使用的编码器有普通编码器和优先编码器两类。第29页，共78页，2023年，2月20日，星期五三、编码器1、二进制编码器(1)3位二进制编码器(2)3位二进制优先编码器(3)集成8线——3线优先编码器2、二——十进制编码器(1)8421BCD码编码器(2)8421BCD码优先编码器3、常见编码第30页，共78页，2023年，2月20日，星期五1、二进制编码器(1)3位二进制编码器

设有一键盘输入电路，8个按键，键按下时，对应输入信号为高电平。要求键按下时能输出相应的编码。k0k1k7I0I1I7VCCY2Y1Y0••••••••••••键码编码器第31页，共78页，2023年，2月20日，星期五1、二进制编码器(1)3位二进制编码器

①约定：I0，I1，……，I7对应的编码分别是000，001，……，111。I0~I7任何时刻有且仅有一个输入。k0k1k7I0I1I7VCCY2Y1Y0••••••••••••键码编码器②真值表I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111第32页，共78页，2023年，2月20日，星期五1、二进制编码器(1)3位二进制编码器③逻辑表达式1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0②真值表Why?第33页，共78页，2023年，2月20日，星期五1、二进制编码器(1)3位二进制编码器③逻辑表达式1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0（接上页）第34页，共78页，2023年，2月20日，星期五1、二进制编码器(1)3位二进制编码器④电路说明：I0为隐含编码≥1≥1≥1Y2Y1Y0I7I6I5I4I3I2I1I0⑤问题：如果有两个输入信号如I2，I4同时有效，将出现何种输出？第35页，共78页，2023年，2月20日，星期五1、二进制编码器(2)3位二进制优先编码器对输入信号规定不同的优先级，当有多个信号同时有效时，只对优先级高的信号进行编码。①真值表I7I6I5I4I3I2I1I0Y2Y1Y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X00100000001000约定I7的优先级最高，I0最低。第36页，共78页，2023年，2月20日，星期五1、二进制编码器(2)3位二进制优先编码器I7I6I5I4I3I2I1I0Y2Y1Y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X00100000001000②逻辑表达式第37页，共78页，2023年，2月20日，星期五1、二进制编码器(2)3位二进制优先编码器I7I6I5I4I3I2I1I0Y2Y1Y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X00100000001000②逻辑表达式③逻辑电路图略。请参考P164图3.3.5及图3.3.6第38页，共78页，2023年，2月20日，星期五1、二进制编码器(3)集成8线——3线优先编码器以74/74LS148为例。注意：74LS148的输入输出均为低电平有效。(反码输出)①74LS148的逻辑符号YEXY2Y1Y0YSSTI7I6I5I4I3I2I1I074LS148引脚功能说明：I0~I7：输入端，低电平有效。Y2~Y0：编码输出端。ST：选通输入端，片选控制，低电平有效。YS：选通输出端，YS=0表示本片无输入。YEX：扩展输出端。YEX=0表示本片有输入。第39页，共78页，2023年，2月20日，星期五②74LS148的逻辑电路(注意这里I0的输入并非对结果无影响)STYEXYS第40页，共78页，2023年，2月20日，星期五1、二进制编码器(3)集成8线——3线优先编码器③真值表见P166

表3.3.4④优先级说明手册规定：I7优先权最高I0优先权最低⑤应用a.单片应用：ST端接地

YEX端悬空第41页，共78页，2023年，2月20日，星期五b.级联应用用两片74LS148构成16线——4线优先编码器。YEXY2Y1Y0YSSTI7I6I5I4I3I2I1I074LS148(2)YEXY2Y1Y0YSSTI7I6I5I4I3I2I1I074LS148(1)&&&&Z3Z2Z1Z0YEXYSA15A14A8A7A6A0…………当片2的输入端没有信号输入，YEX2=1，YS2=0，片1允许编码。设片1的I5=0，则片1输出为010，因为此时片2输出=111，因此总输出Z3Z2Z1Z0=1010（5的反码）当片2的输入端有信号输入，YS2=1，片1禁止。如此时片2的I5=0，则片2输出为010，YEX2=0,片1输出=111，因此总输出为0010（13的反码）第42页，共78页，2023年，2月20日，星期五2、二——十进制编码器(BCD码编码器)(1)8421BCD码编码器<1>设计一个8421BCD码编码器略。(过程见课本P167~P168)<2>分析一个8421BCD码编码器电路见下页。第43页，共78页，2023年，2月20日，星期五①电路&&&&&≥1S0S1S2S3S4S5S6S7S8S9VCCY3Y2Y1Y0YEX第44页，共78页，2023年，2月20日，星期五②逻辑表达式第45页，共78页，2023年，2月20日，星期五③

真值表S9S8S7S6S5S4S3S2S1S0Y3Y2Y1Y0YEX111111111100000111111111000001111111110100011111111101100101111111011100111111110111101001111101111101011111011111101101110111111101111101111111110001011111111110011说明：这是一个8421BCD码编码器，YEX端为扩展输出端，YEX=1表示有信号输入，YEX=0时表示无信号输入，此时输出代码0000为无效代码。第46页，共78页，2023年，2月20日，星期五2、二——十进制编码器(BCD码编码器)(2)8421BCD码优先编码器设计过程参看课本P168~170。注意几点：①优先编码真值表与普通编码真值表的不同；②逻辑表达式化简的依据；③优先级别顺序：I9最高，I0最低。(3)集成BCD码优先编码器74147、74LS147第47页，共78页，2023年，2月20日，星期五3、常用编码BCD码（8421、余3码，等等）循环码ASCII码参考课本P171~P174第48页，共78页，2023年，2月20日，星期五第2讲

主要内容一、加法器二、数值比较器三、编码器四、译码器五、数据选择器六、分配器第49页，共78页，2023年，2月20日，星期五四、译码器译码——将输入代码转换成特定的输出信号。译码编码控制信息分类二进制译码器（变量译码器）BCD译码器（代码变换译码器）显示译码器（数字显示译码器）第50页，共78页，2023年，2月20日，星期五1、二进制译码器输入：n位二进制代码输出：m位输出信号m=2n译码规则：对应输入的一组二进制代码有且仅有一个输出端为有效电平，其余输出端为相反电平。常用集成芯片：

74LS139：双2线----4线译码器

74LS138：3线----8线译码器第51页，共78页，2023年，2月20日，星期五74LS139简化逻辑符号⇒功能描述：在选通控制端ST有效时，如果信号输入端A1A0=00，则Y0有效；=01时Y1有效。以此类推A1A0=11时Y3有效。当选通端ST无效则芯片被禁止。A1A0STY3Y2Y1Y0第52页，共78页，2023年，2月20日，星期五74LS138简化逻辑符号74LS138A2A1A0E1E2E3Y0Y1Y7功能描述：在三个选通控制端都有效时，如果信号输入端A2A1A0=000，则Y0有效；001时Y1有效。以此类推A2A1A0=111时Y7有效。任一选通端无效则芯片被禁止。第53页，共78页，2023年，2月20日，星期五74LS138级联扩展：（1）两片74LS138构成4线——16线译码器参见P178图3.3.18级联方法：用一位输入作片选，为0和为1时分别选中其中一片74LS138。（2）3片74LS138构成5线——24线译码器参见P179图3.3.19(a)（3）4片74LS138构成5线——32线译码器参见P179图3.3.19(b)注意掌握：如何用线选的方式进行选片？第54页，共78页，2023年，2月20日，星期五课堂练习：思考：1、对于有三个片选控制端的74LS138，用线选的方式最多可用多少片74LS138级联？2、试进行6线—64线译码（8片74LS138级联）第55页，共78页，2023年，2月20日，星期五74LS138应用举例逻辑函数最小项发生器(详见3.5节)构成1路——8路数据分配器作用：将总线来的数字信号输送到不同的下级电路中去。……D电路0电路1电路7电路2A2A1A074LS138A2A1A0E1E2E3Y0Y1Y7D10A2A1A0电路0电路1电路7返回第56页，共78页，2023年，2月20日，星期五2、二——十进制译码器(1)8421BCD码译码器①真值表（见P180）②逻辑表达式（见P181）图形化简法，以Y2为例XX10XXXX110110010110100A3A2A1A0③逻辑图（见P181图3.3.20）(2)集成8421BCD码译码器74042、74LS042第57页，共78页，2023年，2月20日，星期五3、显示译码器(1)LED数码管①字形图abcdefgDP②驱动方式a.共阴极接法（见P185）b.共阳极接法（如下图）输入端低电平有效VCC第58页，共78页，2023年，2月20日，星期五3、显示译码器(1)LED数码管译码器

③真值表(见P185)

要理解Ya~Yg取值与字形的关系。真值表中Ya~Yg构成的代码称为7段码（常用16进制表示，高位补零）思考：如果换为共阴极接法，Ya~Yg取值需变换吗？如何变？abcdefgDP④逻辑图(见P186)第59页，共78页，2023年，2月20日，星期五3、显示译码器(2)集成显示译码器

有多种规格和品种，如74LS48等。其功能除正常的发光信号外，还增加多个控制功能，如测试（试灯，七段全亮）、灭零（全灭）、无效零消隐等。第60页，共78页，2023年，2月20日，星期五第2讲

主要内容一、加法器二、数值比较器三、编码器四、译码器五、数据选择器六、分配器第61页，共78页，2023年，2月20日，星期五五、数据选择器功能：根据地址选择码从多路输入数据中选择一路，送到输出。D0D1D2D3YA0A1输入输出地址码第62页，共78页，2023年，2月20日，星期五五、数据选择器常用的数据选择器有4选1、8选1、16选1等多种类型。下面主要以4选1数据选择器为例介绍选择器的原理与应用。第63页，共78页，2023年，2月20日，星期五1、4选1数据选择器（带一个选通控制S）(1)真值表SA1A0D3D2D1D0Y1XXXXXX0000XXX00000XXX11001XX0X0001XX1X1010X0XX0010X1XX10110XXX00111XXX1(2)逻辑表达式第64页，共78页，2023年，2月20日，星期五1、4选1数据选择器（带一个选通控制S）(3)电路&≥1111111SD0D1D2D3A0A1Y第65页，共78页，2023年，2月20日，星期五2、集成电路(1)74LS153：双4选1数据选择器EN0123MUXD0D3ST…Y0G03A0A11简易符号EN10123MUXEN20123MUXST11D01D32D02D3ST2……1Y2Y01G03A0A1符号第66页，共78页，2023年，2月20日，星期五2、集成电路(2)74LS151：8选1数据选择器符号EN0123MUXD0ST……Y0G07A0A1124567D7D1W(Y)

A2第67页，共78页，2023年，2月20日，星期五2、集成电路(3)集成选择器的扩