实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的理解一位全加器的工作原理掌握串行进位加法器的逻辑原理进一步熟悉Quartus软件的使用，认识设计的全过程，二、实验内容采用VHDL语言设计四位串行进位的加法器采用画原理图的方法设计四位串行进位加法器三、实验步骤1、使用VHDL语言设计1.打开File—>NewProjectWizard输入文件名adder4保存在D盘内，打开File—>New—>VHDLFile,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，尔后保存、编译。打开File—>New—>OtherFile—>VectorWaveformFile,查找引脚，从Edit中选择EndTime输入40、ns保存。从Assignments—>Settings—>SimulatorSettings—>Functional尔后Processing—>GenerateFunctionalSimnlationNetlist—>确定。选择StartSimulation保存最后的波形图，打开File—>close关闭工程。基层文件：LIBRARYieee;USEfadderISPORT(a,b,cin:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDfadder;ARCHITECTUREarc1OFfadderISBEGINs<=axorbxorcin;co<=((axorb)andcin)or(aandb);ENDarc1;顶层文件：LIBRARYieee;USEadder4ISPORT(c0:INSTD_LOGIC;a,b:INSTD_LOGIC_VECTOR(3DOWNTO0);:OUTSTD_LOGIC_VECTOR(3DOWNTO0);c4:OUTSTD_LOGIC);ENDadder4;ARCHITECTUREarc2OFadder4ISCOMPONENTfadderPORT(a,b,cin:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALcarry:STD_LOGIC_VECTOR(3DOWNTO1);BEGINu1:fadderPORTMAP(a=>a(0),b=>b(0),cin=>c0,s=>s(0),co=>carry(1));u2:fadderPORTMAP(a=>a(1),b=>b(1),cin=>carry(1),s=>s(1),co=>carry(2));u3:fadderPORTMAP(a=>a(2),b=>b(2),cin=>carry(2),s=>s(2),co=>carry(3));u4:fadderPORTMAP(a=>a(3),b=>b(3),cin=>carry(3),s=>s(3),co=>c4);ENDarc2;2、使用原理图的方法设计打开File—>NewProjectWizard输入文件名adder4保存在D盘内，打开File—>New—>VHDLFile,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，尔后选择File-->Create/Update-->CreateSymbolFilesforCurrentFile,选择File-->New-->OtherFile-->VectorWaveformFile,查找引脚，从Edit中选择EndTime输入40、ns保存。从Assignments—>Settings—>SimulatorSettings—>Functional尔后Processing—>GenerateFunctionalSimnlationNetlist—>确定。选择StartSimulation保存最后的波形图，打开File—>close关闭工程。文件：LIBRARYieee;USEfadderISPORT(Cin,a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDfadder;ARCHITECTUREarc1OFfadderISBEGINs<=axorbxorcin;co<=((axorb)andcin)or(aandb);ENDarc1;原理图：四、实验现象五、实验领悟与收获问题：Error(10500):VHDLsyntaxerrorat(10)neartext")";expectinganidentifier,or"constant",or"file",or"signal",or"variable"Error(10500):VHDLsyntaxerrorat(19)neartext"COMPONENT";expecting";",oranidentifier("component"isareservedkeyword),or"entity"Error(10396):VHDLsyntaxerrorat(27):nameusedinconstructmustmatchpreviouslyspecifiedname"adder4"Error(10523):Ignoredconstructadder4at(3)duetopr