DSP原理及应用12课件

TMS320C54xDSP

特点和硬件组成

主要内容

TMS320C54x的主要特性

TMS320C54x的组成框图

TMS320C54x的总线、CPU及外设CPU、存储器、指令系统、在片外围电路、电源、在片仿真接口内部组成框图、硬件结构框图8条16位主总线、CPU运算单元DspslTMS320C54x的主要特性在片外围电路在片仿真接口电源存储器指令系统CPU总线1条程序总线；3条数据总线；4条地址总线。

先进的哈佛结构

高度专业的指令系统

在片存储器及外围电路

功耗小，高度并行，速度快DspslTMS320C54x的主要特性在片外围电路在片仿真接口电源存储器指令系统CPU总线1条程序总线；3条数据总线；4条地址总线。

先进的哈佛结构

高度专业的指令系统

在片存储器及外围电路

功耗小，高度并行，速度快DspslTMS320C54x的主要特性存储器主要特性64K字程序存储器、64K字数据存储器以及64K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展;片内ROM，可配置为程序\数据存储器;片内单寻址RAM存储器和双寻址RAM存储器。DspslTMS320C54x的主要特性在片外围电路在片仿真接口电源存储器指令系统CPU总线1条程序总线；3条数据总线；4条地址总线。

先进的哈佛结构

高度专业的指令系统

在片存储器及外围电路

功耗小，高度并行，速度快DspslTMS320C54x的主要特性在片外围电路在片仿真接口电源存储器指令系统CPU总线1条程序总线；3条数据总线；4条地址总线。

先进的哈佛结构

高度专业的指令系统

在片存储器及外围电路

功耗小，高度并行，速度快DspslTMS320C54x的主要特性在片外围电路主要特性软件可编程等待状态发生器;可编程分区转换逻辑电路;带有内部振荡器;外部总线关断控制，以断开外部的数据总线、地址总线和控制信号;数据总线具有总线保持器特性;可编程定时器。并行主机接口(HPl)。

DspslTMS320C54x的主要特性在片外围电路在片仿真接口电源存储器指令系统CPU总线1条程序总线；3条数据总线；4条地址总线。

先进的哈佛结构

高度专业的指令系统

在片存储器及外围电路

功耗小，高度并行，速度快DspslTMS320C54x的主要特性在片外围电路在片仿真接口电源存储器指令系统CPU总线1条程序总线；3条数据总线；4条地址总线。

先进的哈佛结构

高度专业的指令系统

在片存储器及外围电路

功耗小，高度并行，速度快DspslTMS320C54x的主要特性在片仿真接口主要特性具有符合IEEEll49.1标准的在片仿真接口(JTAG)。TDO多个数据寄存器扫描链TDITMSTCKTRSTTAP控制器指令寄存器指令译码逻辑Dspsl主要内容

TMS320C54x的主要特性

TMS320C54x的组成框图

TMS320C54x的总线、CPU及外设CPU、存储器、指令系统、在片外围电路、电源、在片仿真接口内部组成框图、硬件结构框图8条16位主总线、CPU运算单元DspslTMS320C54x内部组成框图程度/数据总线外围总线17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元Ch0Ch1Ch3Ch2Ch4Ch5DMA电源管理单元程序/数据ROM程序/数据RAMJTAG测试/仿真控制通用I/O接口缓冲串行口多通道缓冲串行口定时器锁相环时钟发生器主机接口软件等待状态发生器A(15~0)D(15~0)DspslTMS320C54x内部硬件结构框图Dspsl主要内容

TMS320C54x的主要特性

TMS320C54x的组成框图

TMS320C54x的总线、CPU及外设CPU、存储器、指令系统、在片外围电路、电源、在片仿真接口内部组成框图、硬件结构框图8条16位主总线、CPU运算单元Dspsl总线结构三类总线

01.程序读写

02.存放程序空间的操作数传送到乘法或加法器与CB、DB执行累加

03.指导在相应的数据地址取数程序总线(PB)传送取自程序存储器的指令代码和立即操作数；四条地址总线（PAB、CAB、DAB和EAB）传送指令所需的地址三条数据总线（CB、DB和EB）将内部各单元连接在一起。CB和DB传送读自数据存储器的操作数。EB传送写到存储器的数据。C54x片内有8条16位主总线：4条程序/数据总线和4条相对应的地址总线。Dspsl总线结构程序总线PB／PAB：从程序储存器取指令和取操作数。数据总线CB/CAB、DB/DAB、EB/EAB：C、D数据总线：传送操作数；E数据总线：将数据写入数据存储器。Dspsl总线结构DspslI.算术逻辑运算单元ALU17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元DspslI.算术逻辑运算单元ALU算术逻辑运算单元ALU算术逻辑运算单元DspslII.累加器17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元DspslII.2个40位累加器累加器任务：配置为乘法器/加法器或ALU的目的寄存器。完成MIN/MAX或者并行指令LD||MAC一个加载数据，一个完成运算。P40页，P337、P335DspslII.2个40位累加器40位累加器DspslTMS320C54x内部硬件结构框图DspslII.2个40位累加器保护位：防止计算过程中溢出AG、AH、AL、BG、BH、BL都是MMR累加器A和B的差别：A(31-16)可作为乘法器输入DspslII.2个40位累加器保存累加器的内容

设A＝FF43211234ｈ

P342页DspslII.2个40位累加器累加器移位和循环移位

SFTA(算术移位)P340SFTL(逻辑移位)P340SFTC(条件移位)P340ROL(累加器循环左移)P340ROR(累加器循环右移)P340ROLTC(累加器带TC位循环左移)P340说明见P30DspslII.2个40位累加器FIRS（对称FIR滤波）P334LMS（自适应滤波）P336SQDST（计算欧氏距离）P341累加器特性非流水线乘法/加法有符号/无符号运算小数/整数模式2的补码舍入溢出检测32位饱和A(32:16)输入到MPYDspslIII.桶形移位寄存器17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元Dspsl桶形移位寄存器任务：为输入的数据定标在ALU运算前，对来自数据存储器的操作数或者累加器的值进行定标对累加器中的值进行算术或逻辑移位对累加器中的值进行归一化处理在累加器中的值存储到数据器之前进行定标III.桶形移位寄存器Dspsl桶形移位器的功能框图III.桶形移位寄存器III.桶形移位寄存器DspslIII.桶形移位寄存器输入：①从DB获得的16位操作数；②从DB和CB获得的32位操作数；③从累加器A或B获得的40位操作数。输出：桶形移位寄存器的输出连到ALU或经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。

Dspsl总线结构DspslIII.桶形移位寄存器移位数：可以立即数（-16~15）、状态寄存器ST1的累加器移位方式ASM（5位，-16~15）、T寄存器中最低六位数值（-16~31）SXM=1执行符号位扩展。LDU\ADDS\SUBS操作中无符号数不执行符号位扩展例：ADDA，-4，B；累加器A右移4位后加到累加器BADDA，ASM，B；累加器A按ASM规定移位后加到累加器BNORMA;按T寄存器中的数值对累加器归一化DspslIV.乘法器/加法器单元17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元DspslIV.乘法器/加法器单元MAC的任务：C54xCPU有一个17×17位的硬件乘法器，与40位的专用加法器相连，在一个流水线状态周期内完成一次乘法累加运算执行无符号数乘法（16位操作数前加0）；执行有符号数乘法（16为操作数将符号扩展为17位有符号数）无符号与有符号数乘法（一个加0，一个扩展）Dspsl乘法器单元输入/输出输入：XM：T寄存器、累加器A的为32-16，以及DB总线数据存储器操作数。YM：累加器A32-16位，DB\CB总线传送的存储器操作数，PB总线传送的操作数。输出：加法器的输入端XA。IV.乘法器/加法器单元Dspsl加法器单元输入/输出输入：乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。输出：加法器还包括零检测器、舍入器（二进制补码）及溢出/饱和逻辑电路。输出到累加器A\B。IV.乘法器/加法器单元Dspsl乘法器/加法器单元功能框图IV.乘法器/加法器单元Dspsl乘法器指令MACP336MASP337MACRP336带舍入处理（加2^15至结果，低16位清0）MASRP337带舍入处理（加2^15至结果，低16位清0）LMSP336带舍入处理（加2^15至结果，低16位清0）DspslV.CSSU17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元DspslV.CSSU比较、选择和存储（CSSU）

CSSU，它与ALU一道执行快速ACS运算，支持均衡器和通道译码器所用的各种Viterbi蝶形算法。DspslV.CSSUViterbi蝶形算法

DspslFFT蝶形算法每个蝶形算法运算需要一次复数相乘，两次复数相加。DspslFFT蝶形算法(N=8)N/2点DFTN/2点DFTDspslFFT蝶形算法(N=8)计算量比较：N/2点DFT需要N^2/4次复数相乘，两个N/2点DFT共需N^2/2次复数相乘，组合运算供需N/2个蝶形运算，需N/2次复数相乘。因而供需N^2/2+N/2~N^2/2次复数相乘，与直接计算相比节省一半运算量。Dspsl快速傅里叶变换(FFT)时间抽取基-2FFT算法

DspslFFT对于一个N=2^M的序列可以逐步分解为全为2的DFT共M级，每级均有N/2个蝶形算法构成，共有N/2*M个蝶形运算：复乘：N/2*M复加：NM举例：N=1024

直接计算需要100万次FFT仅需要5120次DspslVI.指数编码器17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元DspslVI.指数编码器指数编码器功能：求A的指数值，以2的补码形式（-8至31）存入T

累加器指数值=冗余符号位-8

对累加器A归一化：

EXPA；冗余符号位-8TRegSTT，EXPONENT；NORMA；累加器按T中的值移位；得尾数DspslVI.指数编码器举例(见TEST1)：假设40位累加器A中的定点数为FFF8000000h(FFFFFFF001h)111111111.11111111111

1111

1111

.000000000001100000000000100000000000

0000

0000。先用EXPA指令，求得它的指数为04h(13h)，存放在T寄存器中。再执行NORMA，就可以在单个周期内将原来的定点数转变为浮点数：分成尾数FF80000000h(FF80080000h)和指数04h(13h)两部分。DspslVII.CPU状态和控制寄存器17*17位乘法器40位加法器舍入、饱和电路40位ALU比较、选择和存储指数编码器40位桶形移位器（-16，31）40位累加器A40位累加器B8个辅助寄存器2个寻址单元MACALU移位寄存器累加器寻址单元DspslTMS320C54x有三个状态和控制寄存器，分别为状态寄存器ST0、状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包括各种工作条件和工作方式的状态，PMST包括存储器配置状态和控制信息。状态寄存器ST0的位结构如图所示，表所示是ST0的说明。

VII.CPU状态和控制寄存器Dspsl状态寄存器ST0位结构15～1312111098～0ARPTCCOVAOVBDPVII.CPU状态和控制寄存器Dspsl状态寄存器ST0VII.CPU状态和控制寄存器Dspsl151413121110987654～0BRAFCPLXFHMINTM0OVMSXMC16FRCTCMPTASM状态寄存器ST1的位结构VII.CPU状态和控制寄存器Dspsl状态寄存器ST1(1)VII.CPU状态和控制寄存器Dspsl状态寄存器ST1(2)VII.CPU状态和控制寄存器Dspsl15～76543210IPTRMP/MCOVLYAVISDROMCLKOFFtSMULt