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FPGA课程设计报告专业：班级：姓名：李辉光学号：指导老师：祝制作日期：

10级电子信息工程1班100102023112宏11.21~12.11

目录

试验一：100进制加减计数器

试验二：交通灯

试验三：多功能数字钟

结语

附录

2

312203536

设计课题1：设计一个可控的100进制可逆计数器，要求用DE2-115开发板下

载。

（1）计数器的时钟输入信号周期为200ns。（2）以十进制形式显示。

（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，

计数器具有复位、增或减计数、暂停功能。clrplusminus功能0××复位为0110递增计数101递减计数111暂停计数

设计步骤

第一步：参考书中的60进制计数器设计出100进制的加法计数器，用时30分钟；其次步：仿照100进制的加法可以设计出100进制的减法计数器，用时45分钟；第三步：将两段程序拼凑起来，利用两个控制端控制加减和暂停功能，用时15分钟。

关键词

可逆；暂停；循环计数。

内容摘要

计数器具有复位、增减计数和暂停功能，可循环计数，可用作平日的计数器用。

总体方案

设计100进制加法计数器利用使能端以便实现不同的功能设计100进制减法计数器将两端程序拼凑起来

3

顶层规律电路图

上图为100进制可逆计数器的封装图，sw[0]控制计数脉冲的频率大小，sw[1]控制清零端，sw[2]和sw[3]为两个控制端plus和minus，hex1和hex0分别显示100进制的十位和个位。

底层功能模块设计

100进制可逆加减的程序代码：modulecount100(qout,//输出的数字

cout,//进位data,//置位数字load,//置位端clr,//清零端clk,//时钟脉冲plus,//控制端minus//控制端);

inputload,clk,clr,plus,minus;input[7:0]data;//输入output[7:0]qout;

reg[7:0]qout;outputcout;

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