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文档简介

计数实验介实验目使用ISE学会程序实验原8位数据,我们用其前四位来表示十位数,后四位表示个位数。实验步newproject,Simulator使用-SEPreferredlanguage在任意位置单击鼠标右键,并在弹出的菜单中选择NewSource,在类型中选择VerilogTestFixture选择要进试的模块。点击Next,再单击Finish按钮,ISE会在源代码编辑initialend块中编写自己的测ImplementationContraintsFiles,新建后编辑约束文 下生成一个*.bit文件在主界面区域中,并选择Initialize件,也可主界面,选择assignnewconfigurationfile参考代module(inputwire[7:0]x,inputwireclk,inputwireclr,outputreg[6:0]a_to_g,outputreg[3:0]an,outputwiredp [3:0]wire[3:0]reg[19:0]assigndp=assigns=clkdiv[19]; //countevery5.2msassignaen= always@(*)case(s)0:digit=1:digit=x[7:4];default:digit=x[3:0];7段数码管:hex7segalways@(*)case0:a_to_g=;1:a_to_g=;2:a_to_g=;3:a_to_g=;4:a_to_g=;5:a_to_g=;6:a_to_g=;7:a_to_g=;8:a_to_g=;9:a_to_g=;;'hB:a_to_g=;'hC:a_to_g=;'hD:a_to_g=;'hE:a_to_g=;'hF:a_to_g=;default:a_to_g=;////Digitselect:ancodealways@(*)an=if(aen[s]==an[s]=//always@(posedgeclkorposedgeclr)if(clr==clkdiv<=

clkdiv<=clkdiv+module//Inputsregclk;regclr;//wire[6:0]wiredp;x7seguut(//parameterTIME_PERIOD=10;#5always@(posedgeclk)initialx=0;clk=clr=//Wait100nsforglobalresettofinishNET"x[0]"LOC=NET"x[1]"LOC=NET"x[2]"LOC=NET"x[3]"LOC=NET"x[4]"LOC=NET"x[5]"LOC=NET"x[6]"LOC=NET"x[7]"LOC="T10";NET"clr"LOC="C9";NET"clk"LOC="V10";NET"a_to_g[0]"LOC="L14";NET"a_to_g[1]"LOC="N14";NET"a_to_g[2]"LOC="M14";NET"a_to_g[3]"LOC="U18";NET"a_to_g[4]"LOC="U17";NET"a_to_g[5]"LOC="T18";NET"a_to_g[6]"LOC="T17";NET"an[0]"LOC=

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