EDA基于VHDL语言的出租车计价器课程设计

得得评卷教师EDA程设计VHDL与技术专 业： 电子信息工程号：word摘要FPGAEDAFPGA、里、等待间考虑到业特殊注重把思路加入到中FPGAVHDL语言其具有移植加于产品升级。关键词Abstractpaperdescribestheuseofasinglechipforthedesignofaccounting-feemachine,mainlyonhowtousetheemergingdesignedtoreplacetraditionalmethods,usingtheprogrammableFPGA,conciseandchangingthedesigntoshortenthedevelopmentsothataccounting-feemachineinasmallermorepowerful.Thedesignandimplementationoftheaccounting-feemachineforsomebasicfunctions,includingbillingstartingprice,drivingmetered,thewaitingtimebilling,takingintoaccountthespecialnatureofsomeofthetopaymoreattentiontoanumberofnewIdeasintothedesign.MainlyincludingtheuseoftheFPGAchip,theuseofVHDLprogramming,soastomakeitastrongertransplanted,andmoreconducivetoproductupgrades.y:VHDaccounting-feemachinFPGAword录言一二、总体仿真五部分 硬件调试、引脚锁定二、硬件验证情况总结致谢参考文献附电路图、电路二、 图三、 仿真图附程序代码、 顶层件二、 控模块二、 显示模块word前 言随着出租车行业的发展，对出租车计费器的要求也越来越高。二十世纪后半期，随着集成电路和计算机技术的飞速发展，数字系统也得到了飞速发展，其实现方法经历了由分立元件、 、 到 、 以及 微处理器和专业集成电路 逐渐取代了通用全硬件 电路，而 以其体积小、重量轻、功耗低、速度快、成本低、保密性好而脱颖而出。目前，业界大量可编程逻辑器件 ，尤其是现场可编程逻辑器件 被大量地应用在 的制作当中。在可编程集成电路的开发过程中，以计算机为工作平台，了应用电技术、计算机技术、技术成的电计自技术要行方的计工作计电电路计以及 计理的可编程逻辑开发系统大量的计要求同的器件，在平台行，提用的界，的。EDA技术ElectronicDesignAutomation技术是EDAHDHardwareDdscriptione成的计文件，自地成逻辑编、、分、、以及逻辑和，实现的电路系统功。在硬件实现方了大集成电路制技术、计、ASIC和、FPGA(GieldPeogrammableGateLogicDevice)编程和自技术。VHDL的文全yhddte,TheInstituteofElectricalandElectronicsEngineets发展，在1987作为“1076”公VHDL成为硬件的业界标准之。word文档可自由复制编辑、目的、专业、本技能去分析解决程技术际问题提高综合素质使成程应型合格人才故进行《EDA技术及应》课程。帮助全面熟悉、VHDL语言本掌握利VHDL语言对常组合逻电路时序逻电路程把程际结合起来熟悉调试程序技巧掌握分析结果若干有效方法进一步提高上机动手能力使综合电路能力成提供资料惯规范程。二、系统一个简单满足活需功能出租车费器。三、功能描述车以内3km后km2元车费一次累加。当遇到红灯或客户需要停车等待时则按时间费费单价20s1元。要2位数码管显示里程2位数码管显示费。四、补充说明(1).现费器预置功能时收费等。(2).以模拟汽车行驶、停止、暂停等状态并根据不同状态进行费。以十进显示出租车行驶路程与车费。word2.1、显位扫描显示时钟信号控程模开始信号制块模暂停信号费块停止信号同时还读取外部开关控信号，提供当前显信号与显位选信号，从而周期性交替显/费信息。程功能并产生里程信号，时在停状态完成时是设核心与难点，涉及到多种时钟信号，并多种限次高速发生向一组级联十进数提供不同费率信号、停开关状态、当前费结果等信号，综合考虑，挑选适合次数，从而实现不同条件不同费。相应数据当前选中数字，顶层根据显示数据类型变换信号进行选择，传输给显。显实验箱上四个七段数码管、程序写一个七段数码管译码程序组成。wordStarStar启动起步：3元3公里内超3公里2元/公里停等待时1元/0秒Pause显金额及驶里程Stop停止零金额里程2.2ispLEVERVHDL、调参数终确定word、程费3.2ClkClkMoneyStartStopDistancePause3.1。器量为99，满量动归零；器量为99元，满量动归零。据送入显进行译码，最后别送至以和元为单位对应据管上显。二、显示显3.31KHzClk1KHzClkMoneyDistanceSeg0Seg1Seg2Seg3Seg4Seg5Seg6Scan0Scan1Scan2Scan33.2显word3Cnt]a]203，00、控制模块3.3ClkClkScan[0:3]StartStopDistance1Seg[0:6]3.33Clkt，Pause,Stop,Scan[0:3]Seg[0:7],Distance1、动态择其送行译最后送至十元、元单对应上最大99元；送行最后送至以公里单上最大99公里。word、计程计费模块4.1Start333211停止信号(Stop)时1时清零。如4.1所示。二、总体4.2总体2tkznSeg[6:0]即数码管显示码根据数据序代码见附录序Display部分。word、引脚锁定5.15.1二、验证情况结果完全符合求。通过仿真明常地行驶里程和乘客付费用符合预费标准和功能求5.2word a.57元 b.69元c.7元 9元图5.2实验箱实践结果word总结EDA、暂等功并态扫描电路显示数暂时若VHDL力强是层次FPGA件速度快使用方便便于等特点本于时间有限和验欠缺不足之处还望老师予以指正。在这段时间里次熟悉和增强VHDL语言基本知识VHDL语言对常用组逻电路和时逻电路把和实际结起来VHDL硬件描述语言打破硬件和软件人员之间互不干涉界限以使用语言形式来数字硬件结构、为描述直数字电路硬件通过、下载该芯片具备原来需要使用杂数字电路实现功；更加解和加深对和技巧步提高手力培养使用综电路力养提供习惯和规范思想。单块实现其功学会通过原理图或顶层件把各模块连而实现对注重不仅是把理论知识巩固而且应把理论通过对源代码发现些易忽略节考验的是思维逻力对知识灵活应用当精神是不或缺时间不长要达要学会集众人之精华还要于利用有具为己服务开拓思维。在时不妄想次就将整好反、不断是注释好习惯美与否不仅仅是实现功而应该思路这样也为保存和交流提供方便；在过中问记录下来并析清楚以免下次碰到。word致谢EDA、突劳动成果喜悦心情发平时足和薄弱环节而加弥补。经意间,段间已经接近尾声到种思维很严密报告定要按照老师给要求和骤走去动手之总总框架图样至于手忙乱或者丢三落四。老师.老师循循善诱教导和拘格路给予无尽启迪此感谢对帮助谢谢你对帮助和支持让感受到友谊每细节和每数据离老师您细心指导而您朗性和宽容态度帮助够很顺利完成word《EDA技术与VHDL》潘松黄继业著 清华大学出版社《EDA实用技术》宋嘉玉孙丽霞著 人民邮电出版社《VHDL电路设计实用技术》齐洪喜陆颖著 清华大学出版社《EDA实用技术及应用》刘艳萍高振斌李志军著 国防工业出版社《EDA北京理工大学出版社《EDAwordA bbcbce Pa_n Dgde Pa_gdt I fi SDDea bc de fgCVo y Dmo MSCnI fDea bc de fgCVmC1234567812345678ggs sggs sgsgsgsa 01gss s s sggsgsgssbce Pa_bc_n Dgde Pat fi SDDea bc de fgCVo y Dgdmo MSn fCDabec de gCVmC1234567812345678gsgsgsgsgsgsgs sa 01gs s sgsgsgsgssgsAsgg8L7s7gs7ggs s17gs6s s s s666546666555557476777879708182838487776666CD3666555555251505Iklc5767778797081828384123456789VNG352515054 949487847464542NG3 443456789D1Lsk1klciD414049383736353011131111415CDN16171819102VNsGip4222222335678901243384746454443424140493837363534333111111112222222222333SWSSSS1SWS2SWSword制编辑word制编辑、图word制编辑、3D仿真图word制编辑word制编辑B 、顶层文件libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitytopisport(clk:INSTD_LOGIC;start:INSTD_LOGIC;stop:INSTD_LOGIC;pause:INSTD_LOGIC;std_logic;scan:outstd_logic_vector(3downto0);seg7:outstd_logic_vector(6downto0));endtop;architecturetttoftopiscomponenttaxiport(clk:INSTD_LOGIC;start:INSTD_LOGIC;stop:INSTD_LOGIC;pause:INSTD_LOGIC;money:OUTINTEGERRANGE0TO29;distance:OUTINTEGERRANGE0TO29);word制编辑endcomponent;componentdecoderport(clk1khz:instd_logic;money_in:inintegerrange0to29;distance_in:inintegerrange0to29;scan:outstd_logic_vector(3downto0);seg7:outstd_logic_vector(6downto);endcomponent;signalmoney1:integerrange0to29;signaldistance1:integerrange0to29;beginu1:taxiportmap(clk,start,stop,pause,money1,distance1);u2:decoderportmap(clk1khz,money1,distance1,scan,seg7);endttt;、ilibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytaxiisPORT(clk:INSTD_LOGIC;start:INSTD_LOGIC;stop:INSTD_LOGIC;pause:INSTD_LOGIC;money:OUTINTEGERRANGE0TO29;distance:OUTINTEGERRANGE0TO29);end;word制编辑architectureoneofbeginPROCESS(clk,start,stop,pause)VARIABLEmoney_reg:INTEGERRANGE0TO29;VARIABLEdistance_reg:INTEGERRANGE0TO29;VARIABLEnum:INTEGERRANGE0TO9;time1:INTEGERRANGE0TO20;BEGINIFstop='1'THENmoney_reg:=0;distance_reg:=0;num:=0;ELSIF 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