数字集成电路设计-笔记归纳

创作时间：二零二一年六月三十日第三章、器件之勘阻及广创作创作时间：二零二一年六月三十一、超深亚微米工艺条件MOS管要二阶效应：1、度饱和效应：主要呈现在短沟道NMOS管,PMOS速饱效应不显著.主原因是

太年夜.在沟电场强不高时载流子速度正比于电场强度（

即载流子迁移率是常.在电场强度很高时载流子的度将由于散射效应而趋于饱和,不再随电场强度的增加而线增加.此时近似表达式为：

（

satc

呈现饱和速度时的漏电压V

是一个常数线区电公式不,

但一旦达到

V

DSAT

,电即可饱和

此时

I

DS

与

VGS

成线性关系（不再是高压的平方关系）.2、Latch-up应：由于单阱工艺的NPNP结,能会呈现VDD到VSS的路年夜电流正反馈机制：PNP微正向通射电流反馈入的极电流放年夜后又反馈到PNP基极再放年夜加剧导通.克服的方法：1、少衬底的寄生电阻,从而减少馈入基极的电流于削了反.2、呵护环3、沟道效应：沟道较长时沟耗尽区要来自MOS效应而当沟道较短时,漏衬（反偏）、源衬结的耗尽区将不成忽略,即栅下的一部份区域已被尽,只要一个较小的阈值电压就足以引起强反型.所以短沟时VT随减小而减小创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日另外提漏电可获得类似的效应,短沟时VT随VDS增而减小因这加了反漏衬结耗尽区的宽度.这一效应被称为漏端感应源端势垒降低4、端感应源端势垒降低（DIBL）：VDS增加会使源端势垒下,沟长度缩短会使源端势垒下降VDS很夜反偏漏结击穿漏源穿,将受栅压控制5、阈值效应（弱反型导通）：当电压低于阈值电压时MOS管部份导通.不在导电道时源（n+）（）漏（n+）三端实际上形成了一个寄生的双极晶体管.一般希望该效应越小越好,尤其在依靠电荷在电容上存的静态电路因其工作会受亚阈值漏电的严重影响绝缘体上硅（6、沟长调制：长器：沟道夹断饱和；短器件：载流子速度饱和7、载流子效应：于件发展过程中,电降低的幅度不及器件尺寸招电强度提,使电子速度增加.漏端强电场一方面引起高能热电子与晶格撞发生电子空穴对从形成衬底电流另方面使电子隧穿栅氧,形成栅电流并改变阈值电压影响：、器参数变引长期的可靠性问题,可能招致器件失效2、衬底电流会入噪声Latch-up、静节点漏电.解决：LDD（轻搀杂漏）：漏源区和沟道间加一段电阻率高的轻搀杂区缺是使器跨导和IDS减.创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日8、效应：底偏置体效应、衬底电流应体效应（衬底电流在衬底电阻上的压降造成衬电压）二、MOSFET器模1、的、意义：少设计时间和制造本钱.2、求：精确；有物理基础；可扩展性能测分歧尺寸器件性能；高效率性,减迭次数和模拟时间3、结构电阻：沟道等效阻、寄生电阻4、结构电容：三、特征尺寸缩小目的、寸更小；2、速更快；3、功更；、钱更低、方式：1、场律（比例缩小）,理模,尺和电压按统一比例缩小优点：提高了集成密度未改善：功率密.问题：、流度增加、VTH小得抗干扰能力差；3、源电压标准改变带来方便；、源尽层宽度不按比例缩小.2、压律目最遍仅寸,电坚持不变优点：、源电压不变2、高了集成密度问题：、流度、功密度极年夜增加；2、功耗增加；3、道电场增加,将生热载子效应、速度饱和效应等负面效应；创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日4、衬底浓度的增加使PN结寄电容增加速下.3、般化缩小对天实用,尺和压按分歧比例缩小.限制因素：长期使用的可性、载流子的极限速度、功耗第四章、导线及互连一、确定并量化互连参数1、互连寄生参数（寄生R、L、C）对电路特性的影响主要暗示在三个方面：性能下降,传延时增加；功耗增加,影能耗和功率的分布；引起额外的噪来源影电路可靠性.2、生参数简化条件（寄电阻、寄生电感、寄生电容（对地容线电容）：若导线电阻年夜可不考虑电感只虑电阻电容；若导线电阻小且,可只虑电容；若导线电阻小且,则考电感电容；若导线平均间距很年夜,可不考虑线间电容3、连电阻：R

lwt

：纵向参数t、

由工艺决定横向参数l、w由畿决.互连电阻越小,允通互连线的电流越年夜互延越小.薄层电阻

R

t

与邦畿尺寸无关,

则

RR

l

=（n

为薄层电阻方块数）：接触电阻：连与硅及多晶之间的接触（有源接触孔）、分歧互连层之间的接触通孔）减低接触电阻的途径：年夜接孔（效果不明显）；增多接触创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十孔；信号线尽量坚持在同层0.25umCMOS工接电典范值：有源接触孔5~20,通1~5.趋肤效应：非常高频率下,电主在导体概况流动,其流密度随进入导体深度而指下降趋肤度：电流下降到额定值的1/e时处深度界频率：肤深度达到导体最年夜尺寸（w或t）的1/2时的频率4、连电容：导线对衬底的电容：是电负载电容的一部.不虑边缘效应时C=

t

（若w>>t）,

OX

是绝缘介质（氧化层）的电常数,

t

OX是氧化层厚度.导线间的电容：5、连电感：何时考虑：长的互连线；极高的频率>1GHz低电阻率互连资料如Cu.对路性能影响荡和过冲效应；导线间电感耦合；

V=Ldi/dt引的开关噪声阻抗失配引起的信号反射电感值估算：条导线（每单元长度）的电容c和感l存在cl

关系式（成立的条件是该线必需完全被均匀的绝缘介质所包围但满时可用来求近似值）.二、互连线延时模型1、布模型：阻和电容沿线长连续布,是际情形,但要创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日解偏微分方程.2、总模型：总电阻和总对地电容等效.适于线较短且频率不十分高的情况,只需解常微分方程.对互连线是一个守旧和不精确的模型.为解决集总模型对长互连不精确,采分段集总（分段数越多越精确但型越复杂模所需时间越长）引：3、RC树、Elmore延公式：RC树：该电路只有一个输入节点,所有电容都在某个节点和地之间不括任何电阻回路使其成为树结构.Elmore延时公节点i

处延时为

Di

Cik

,

Rii

暗示路径电阻Rik

暗示共享路径电阻代从输入节点s到点i和点k这两条路径共享的电,

C

i

代表这个节点的电容4、N级RC链：RC树无支的特殊情形.可使用N级等分链来近似一条均匀分布电-电线

N

,

导线长L,单元长度电阻、电容为r、（=rL）是导线集总电阻,C（=cL）集总电容.当N很年夜时模型趋于分布式rc线：

DN

RCrcL2

,从有：条导线的延时与其长度的平方成正比,分布rc线的延是集总型预测的延时的一半即集总模型代表守旧估计5、连延时的优化：采纳低电阻率互连导体降低：采纳Cu替Al.创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日采纳低介电常数的互连介质降低C：减少延时、功耗和串扰采纳过渡金属硅化物降低多晶接触电.增加互连层数量有助于减少导线长度.分层优化地址线对策优化走线方式,45°布线拔出中继器降低电压摆幅既小了延时又减小了静功耗三、传输线模型当开关速度足够快,互线的电阻足够小时,导的电感将不成忽略因必考传线效.一导的分布rlc模称为传输线模型1、损传输线：虑r、l、c,适于Al芯片2、损传输线：虑l适用于Cu基片单元长度的传输延时

tlc

.信号反射与终端阻抗：终阻抗决定了当波达到导线末端时有几多比例被反射.反射系数：

R0R0

（R为终端阻抗

Z

为线的特征阻抗）分歧终端时传输线特性：3、制传输线效应：阻抗匹配,在线端串连匹配电阻者在导线末端并联匹配电阻.四、串扰创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日1、源：当两条互连线间距很小时一线上的脉冲电压过寄生电容耦合在另外一条线上引起寄生信号2、扰的年夜小取决于间耦合电容的年夜小和线间电压差随时间的变动速率线间距越小耦电容越年夜串越严.层间串扰：板电容叠面积越年夜,电越夜.为使重叠面积尽可能小,邦设计时应使相两层连线在交叉时相互垂直.3、制串扰的途径：尽量防止节点浮空.对串扰敏感的节点（低摆幅、浮空）应尽量离全摆幅信号线.相邻（同层、异层）导线尽量不要平行,邻尽量垂直走线平行走线尽量远离在两条信号线间加一条接地或者接VDD的蔽线,使线间电容成为接地电容但会增加电容负载时序允许前提下,尽能加年夜信号上升下降时间,但会开关功耗加年夜第五章、反相器一、基本特性1、比逻辑,逻电与器件的相尺寸无关所晶体管可以采纳最小尺寸.2、高输入阻抗.设计良好的反相器具有低输出阻抗,从对噪声和干扰不敏感创作时间：二零二一年六月三十日

T2创作时间：二零二一年六月三十日T23、态工作情况下,VDD和GND之间有直接通路即没有电流存在（态电路）,此时输入和输出持不变且没有何静态功耗二、直流电压转移特性VTC（出与输入电平间的关系）1、值电压

V

M

均饱区由流相等（使用饱和区电流公式）求解短沟器件或高电源电压：使用速度饱和时电流公式ID

DSAT

(V

1)DSAT长沟器件或低电源电压：用饱和区电流公式（平方律）对称的反器

K

,

THN

THP

,此时

M

22、噪声容限界说：

V

IH

、

V

IL

是

outin

时反相

器的工作.

NM

H

IH

,.NMLIL①若CMOS反相器对称（即

K,pTHN

THP

）：对VTC采用线性近似由个子均处饱和区（或者速度饱和）,由电流相等,对Vin

求导并令

求ginM

dVoutdVin

,

则

IH

IL

OH

OLDDg

,V

IH

M

VM

.②若CMOS反相器分歧毛病称由PMOS在性,在和区由电流相等,对Vin

求导并令

outin

,

此方程和电流相等方程联立解出

即为

IL

.再使PMOS饱和,NMOS线重复上面步伐求创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日

IH

.③最年夜噪声容限：min{

H

,

L

}3、相器链的再生特性逻辑门具有再生特性的条：合法区的增益小于1,过区益年夜于三、瞬态特性1、负载电容三部份：以后级MOS管衬电容下MOS管栅电容互线的寄生电容2、上升下降时间3、输延迟时间计算tp丈量方法：环形振荡器丈量法

为奇数）一个周期时间内,正N个低至高翻转响应时间,N个高至低翻转响应时间计算公式：4、高反相器速度对固定的年夜负载电容可通过增加器件尺寸提高速度.对负,不会明显增加.5、功耗电路优化：功耗来源：静态功耗输节点电容充放电；处2、4区的VDD和GND路电流引起的功耗；漏引的功耗截管亚阈值漏电MOS管反漏结的反向漏电.创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日优化：降低电源电压；降低开关活动率.四、反相器的设计1、要求：功能、可靠性功耗、面积、速度.2、设计第六章、组合逻辑电路一、态电路：意时刻每个门的输出通过一个阻路径连接到VDD或VSS上且出总是由该电路所实现的布尔函数决定1、态互补CMOS：由PUN和PDN组（和PDN是互补逻辑）稳定状态时两个网络中有仅有一个导通单级输出是反向的①阈值降落：做下拉时传强0,做上拉时传弱1因为负载电容充电的过程中s端电升高当s充到Vdd-Vth时MOS管截止而能电Vdd）.理,PMOS做上拉时传强1,做拉时传弱0.②体尺寸规划宽长比P是N的两倍,串加倍,并联持③优点无比逻辑电幅与件尺寸无关.稳态时总有对VDD或VSS的低路径输电阻低极高的输入阻抗满电源幅度开关VOH=VDD,VOL=VSS.棒性好,噪容限年夜电源与地之间无直接通路静态功耗传布延时与负载电容和晶管电阻有关改尺寸可使得上升下降时间接近创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日④年夜扇入时的设计技巧传输延时随扇入迅速恶化与扇入成平方关系因电阻电容同时增加传输延时随扇出的关系是每一个附加的扇出CL上加了两个栅电容.可以采用在负载以扇出为主时加年夜晶体管尺寸逐级加年夜晶体管尺寸使最靠近输出真个晶体管尺寸最小重新安插输入,关键信号晶体管靠近输出端（最后达到的输入信号为这个门的关键信号,决定最终速度）.重组逻辑结构在不改变逻辑的情况下减小扇入如三个两输入替代四输入.减小电压摆幅,同时降低了延时和功耗,但下级门会变慢拔出缓冲器将年夜的扇入扇出隔离.（年夜扇入时小扇小扇入时年夜扇出）⑤合辑链的性能优化逻辑努力：示一个门与一个反相器提供相同的输出电流它所暗示出来的输入电容比反器年夜几多.这年夜的倍数称为逻辑努力-------------------------------------------------------------------------------------2、比逻辑（伪NMOS逻、DCVSL逻辑）创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日由实现逻辑功能的NMOS下拉网络和简单负载组成.以降低稳定性和付出额外功耗为价格减小晶体管数目.原理：PDN关断上拉负载起用VOH=VDDPDN导上负和PDN分压,比逻.这降噪声容限,而且引入静态功.①逻：PUN使栅接地的PMOS载称为伪NMOS逻辑,具较的积和驱动负载.kn/kp的例响VTC状和反相器VOL的.计算伪NMOS静态传输特性：为VOL,由Vin=Vdd时电流相等NMOS线,PMOS饱和（为输出已接近）,Vout=VOL.伪NMOS设计：动管和载管的尺寸应有一合适比例为了减小静态功,驱电IL应可能小为了获得合理的NML,VOL=IL×R（PDN）当小.为了减小tPLH,IL应年夜为了减小tPHL,（PDN应当小条件和件矛,所速度快意味着较多的静态功耗和较小的噪声容量低电平输出时伪NMOS逻的态功耗P=VDD×IL（IL为PMOS饱和电流）②DCVSL辑（差分串连电开关逻辑）互补NMOS下拉,交叉连PMOS上.每输入以互补形,同自身也发生互补输出创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日原理：初始时out=1,=0,则M1开,M2关.当PDN1开,PDN2关首out被拉,使M2开进

out

被上拉从M1关稳定状态,任何一边的PDN和相应的负不会同时导通,反馈机制保证在不需要负载时将其关闭,可这一电路仍然是有比的特点：时要求正反输入,面年夜但要求互补输出或者两个PDN能够共享时比力利比常的CMOS逻辑慢因为馈作用有滞后现象.完全消除静态电流,无态功耗,但较年夜的翻转过渡电流（翻转器件PMOS和PDN会时通一段时间,发一短路路径）静功年.共享PDN的子：XOR-XNOR门outAB,outABAB

,节了2个管子3、输管逻辑①传输管：前两种逻辑输入只驱动栅极分歧,传管许输入驱动栅极和漏极来少实现逻辑所需的晶体管个数阈值损失NMOS传1,强传弱0,强1.因为要在管子导通时保证不进入截止区,Vsn<Vg-Vt=Vdd-Vt,Vsp>Vg+Vt=Vt.创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日输管的输出不能做后级传输管的栅,防止次阈值损失②CMOS传输：NMOS、PMOS漏源接在一起栅接反相控制电压为了保证导电沟道和衬底隔离NMOS衬必需接地PMOS衬必需接VDD.为了获得较快传输速度,要较夜即要增年夜宽长比特点NMOS传低电平好,PMOS传高电平好,CMOS传输门使用NMOS、PMOS互补性能获得了比单个传输管更好的性能,更接近理想开关③传输管逻辑：个入做开关控制.开网+缓器,结简单,速快.而且理想开具有低导通电阻和低寄生电容.但阈值损失且会引起下一级静态功耗.例：F=AB,F.开提供B=0时低阻通路保这是静态电路.为B=0时F=0,以下面通路选用NMOS.但上方通路无论使用NMOS还PMOS城市有阈值损失互补传输管逻辑（CPL）：补数据输入.由于个号两种极性都存在免过反器传输管逻辑阈值损失的解决方法：⑴电平恢复晶体管优点：使用所有电平不是就在GND,因消静态功耗创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日缺点：在NMOS下X时路酿成有比逻辑因恢复管试图上拉而且增加了X节电容减慢了这个门的速度⑵改用传输门逻辑：将阈值损失的管子换为传输.④传输门逻辑（TG：设计思路类似传输管逻辑但用传输门替换呈现阈值损失的传输管罕见电路：多路开关异或门（B=1时相器工作时传输门导通）⑤输、传输管逻辑小结⑴输优点：生电容小速快缺点：值损失,噪容差,会起一级静态功耗,导电阻随电压改变.⑵输优点：阈值损失导电阻不变缺点：必需提供正反信号畿设计复杂度年,电年.⑶设计时都要遵循低阻”原则,任时候输出都通过低阻路径连到VDD或GND.⑷平复电路：可以克服传输管阈值损失以消除静态功耗在NMOS下拉（或PMOS上）时属于有比电路要虑尺寸增加了内部节点电容降了门速度恢复晶体管的导通会加速NMOS上拉（或PMOS下拉）减了输出的下降（或上升时间）创作时间：二零二一年六月三十日

创作时间：二零二一年六月三十日二、态电路：将信号值暂存在高阻抗电路节点的电容.1、预充电-求值静CMOS电：似伪NMOS电路使用一个逻辑块实现逻辑功,把一逻辑块用单个MOS管替代歧是负载管不是常开的而受时钟信号控制,且辑块也加入了时钟控制,是比电路.一静门的输出被放电,直到下一次预充电前都不会再回到高电.2、静态门特点：优点：晶体管数目少全摆幅输出（VOH=VDD,VOL=GND）无比逻辑寄生电容小且PDN的流都用来给CL放,所以开关速度快总功耗比静态互补CMOS高较高的翻转概率和额外的时钟负载）比伪NMOS功耗低（