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multisim仿真教程计数器译码器数码管驱动显示电路第1页/共9页由输出端QB和QD经逻辑组合电路接至计数器（LOAD）端，构建计数进位阻塞电路。在设计时可根据需要，由相应的输出端构建组合逻辑电路，从而实现不同进制的计数器。第2页/共9页图12.7.1计数器、译码器、数码管驱动显示电路第3页/共9页从虚拟仪器中取逻辑分析仪XLA1，其上有1～F共16个输入端，1～4端分别于计数器的四个数据输出端QA～QD相连，第5～11端分别与数码管的七段A～G相连，第12端接CLK脉冲输入端。用鼠标双击逻辑分析仪，将出现逻辑分析仪面板窗口如图12.7.2所示。第4页/共9页图12.7.2时钟脉冲、输入、输出波形时序关系图第5页/共9页改变逻辑分析仪Clock区(Clock/Div)的个数，从“1”调到“32”。在图12.7.2的左侧显示的号码为原理图的节点号码，其并不能表示出计数器输出端和数码管的段位字母，显示不用鼠标左键双击与逻辑分析仪“1”号输入端连接的图线，出现如图12.7.3所示对话框。直观，所以要对原理图进行编辑。第6页/共9页将对话框中Nodename改成与数码管相对应的符号A。其他与逻辑分析仪的输入端的连线都以此法行之，点击仿真开关或按F5键进行仿真，计数器的输出和数码管的波形时序关系则立即直观的被显示在“LogicAnalyzer—XLA1”的面板窗口中。见图12.7.2。第7页/共9页图12.7.3Node

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