清华大学-VLSI设计导论第四章逻辑设计技术课件

第四章逻辑设计技术逻辑设计技术2/8/20231第一节MOS管的串、并联特性晶体管的驱动能力是用其导电因子β来表示的，β值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联：2/8/20232设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：2/8/20233二、两管并联：

同理可证，N个Vt相等的管子并联使用时：2/8/20235第二节各种逻辑门的实现一、与非门：2/8/20236与非门电路的驱动能力在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。设：标准反相器的导电因子为βn=βp，逻辑门：βn1=βn2=β’nβp1=βp2=β’p2/8/20237二、或非门：2/8/20239(1)当a，b=0，0时，上拉管的等效导电因子：βeffp=β’p/2(2)当a，b=1，1时，下拉管的等效导电因子：βeffn=2β’n(3)当a，b=1，0或0，1时，下拉管的等效导电因子：βeffn=β’n综合以上情况，在最坏的工作情况下，即：（1）、（3），应使：

βeffp=β’p/2=βpβeffn=β’n=βn即：β’p=2β’n

所以W’p/W’n=2μn/μp≈22.5=5

即要求p管的宽度要比n管宽度大5倍才行。2/8/202310三、CMOS与或非门:2/8/202311四、CMOS传输门（1）单管传输门一个MOS管可以作为一个开关使用，电路中Cl是其负载电容。当Vg=0时，T截止，相当于开关断开。当Vg=1时，T导通，相当于开关合上。2/8/202313Vi〈Vg-Vt时：输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，至Vo=Vi。Vi≥Vg-Vt时：输入沟道被夹断，设初使Vo〈Vg-Vt，则Vi刚加上时，输出端导通，沟道电流对Cl充电，随着Vo的上升，沟道电流逐渐减小，当Vo=Vg-Vt时，输出端也夹断，MOS管截止，Vo保持Vg-Vt不变。综上所述：Vg<Vg-Vt时，MOS管无损地传输信号Vi≥Vg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo有损失需增大Vg。2/8/202314（2）CMOS传输门2/8/202315五、异或门与同或门（1）异或门：2/8/202317简化的电路：T1，T2组成一个标准反相器，T3，T4组成CMOS传输门，T5，T6是一个特殊的CMOS反相器。2/8/202318（1）当B=1时，传输门断开，特殊反相器工作：（2）当B=0时，特殊反相器不工作，传输门把A送到X：X=AABX所以：1100111010002/8/202319

T6、T7总是导通的：ABX001100010111A,B=0,0时：T1,T2,T3,T4关，T5通，Vdd通过T7充电，X=1；A,B=1,0时：T1,T3关，T2,T5通，T5通，T7，T5，T4形成通路，X=0；A,B=0,1时：T1,T3通，T2,T4关，T5通，T7，T5，T3形成通路，X=0；A,B=1,1时：T1,T2,T3,T4通，T5关，Vdd通过T7充电，X=1。2/8/202321本章余下的内容：第三节可编程逻辑阵列PLA（TheProgrammableLogicArray）第四节触发器（Flip—Flop）1．静态触发器（StaiticFlip—Flop）2．动态触发器（DyFlip—Flop）3．准静态触发器（Flip—Flop）第五节存储器（Memory）1.只读存储器（ROM）：（EPROM，EEPROM）2.随机存储器（RAM）：（动态随机存储器DRAM，静态随机存储器SRAM）第六节交通灯以上内容由于在《数子逻辑》课中已详细讨论过，所以本课不作详细介绍了。2/8/202322

Giga-ScaleSystem-On-A-Chip

SOC中的EDA关键技术SOC对EDA技术的挑战国际合作SOC研究中的EDA课题目前在SOC方面的研究工作2/8/202323Enablesystem-on-a-chipintegrationItwillbefeasibletointegrateacomplexelectronicsystemontoasinglechip,includingpossiblymicroprocessors,embeddedmemories,programmablelogic,andvariousapplication-specificcircuitcomponentsdesignedbymultipleteamsformultipleprojects.Asystem-on-a-chipmayhavesignificantadvantagesinperformance,powerconsumption,volume,weight,andoverallcost.

2/8/202325DoubleExponentialGrowthof

DesignComplexityC1:complexityduetoexponentialincreaseofchipcapacity----Moredevices----Morepower----HeterogeneousintegrationC2:complexityduetoexponentialdecreaseoffeaturesize----Interconnectdelay----Couplingnoise----EMIDesignComplexityC1xC22/8/202326HowtomodeltheinteractionofvariousheterogeneousfunctionalblocksinaSOCforoverallsystem-levelsimulationandoptimization?Howtocertify"known-gooddesigns"underbothfunctionalspecificationandperformanceconstraints,etc..2/8/202329

2.国际合作SOC研究中的EDA课题参加单位：三方六校美国：UCLA,Prof.JasonCongUCSB,Prof.K.C.Cheng中国大陆：清华大学(Tsinghua),北京大学(PKU),中国台湾：新竹清华大学(NTHU),Prof.C.L.Liu,Y.L.Lin,C.W.Wu,T.T.Lin新竹交通大学(NJTU),J.Y.Zhou目标：研究SOC中EDA关键技术方式：分工合作，相互交流，各自申请经费2/8/202330技术路线及硬件设计

Designdriven:围绕一个产品设计,研究其中SOC所需的EDA关键技术、算法和软件。选择一个嵌入式应用系统(EmbeddedSystem)作为对象:Networkprocessors嵌入式系统是指用于特定用途的软件和硬件的结合体，如数字照相机、摄像机，智能家电，移动通信，便携式PDA，以及工业中的各种自动控制。硬件部分包括处理器、应用专用电路、内存等，软件部分是在微处理器中执行的软件。2/8/202331---依托于VLSI的发展和软硬件的集成，嵌入式系统的性能和规模都正以惊人的速度发展着。根据国际数据公司的调查，虽然在1997年PC机占据了美国整个网络访问设备市场的96％，但应用嵌入系统技术的产品，如机顶盒、网络电话、PDA(PersonalDigitalAssistant)等，将在2002年达到50％的市场占有率，并在2004年超过PC机的市场占有率。2/8/2023323.应用硬/软件协同设计方法实现SOC的嵌入式系统2/8/202333VLSICAD系统组成系统描述综合/验证分析/模拟物理布图提取/验证CAD数据库用户界面设计流程管理测试/诊断2/8/202334

计划研究的EDA技术设计描述系统划分与综合芯片级的布图技术验证测试与诊断原则：尽可能利用市场已有的软件，研究那些SOC设计中还没有的或目前还不能适应的EDA技术和软件。2/8/202335SOCDesignEnvironmentCodeGenerationforRetargetableCompilerandAssemblerGeneratorDesignPartitioningDSPSynthesisandOptimizationFPGASynthesisandTechnologyMappingASICSynthesisInterconnect-DrivenHigh-levelSynthesisSynthesisforIPReusePhysicalSynthesisforFull-ChipAssemblyEmbeddedProcessorsDSPsEmbeddedFPGAsCustomizedLogicVHDL/CCo-SimulationDesignSpecVHDL/CVHDL/CCo-SimulationDesignSpecVHDL/C2/8/202336

综合高层次综合：--VHDLRTL--SchedulingandAllocation/Binding--datapathandcontroller--constraints:timing;power;area;……--layoutdriven2/8/202337

Co-simulationDesignMethodologyCoSimulationSystem-levelSpecificationC/VHDLSW/HWPartitioningCoSimulationHWVHDLHWVHDLHWVHDLSWCSWCSWCHWVHDLSWCSWCHWVHDLSWCSWCHWVHDLHWV