第3章80X86微处理器及其体系结构1

第3章80X86微处理器及其体系结构本章主要教学内容8086微处理器的基本性能指标、组成及其寄存器结构

8086微处理器的外部引脚特性

8086微处理器的存储器和I/O组织8086的时钟和总线概念及其最小/最大工作方式80286、80386、80486等高档微处理器

教学目的：使学生掌握80X86微处理器的基本使用

教学重点：8086微处理器的组成及其寄存器结构；

8086微处理器的存储器和I/O组织

教学难点：8086微处理器的存储器和I/O组织3.18086的结构特点3.1.1CPU3.1.2寄存器组3.1.3外部引脚及功能3.28086CPU的工作时序3.2.1基本时序3.2.2最小模式3.2.3最大模式第3章8086微处理器3.380x86微处理器及其发展3.3.180286微处理器 3.3.280386微处理器 3.3.380486微处理器3.3.4Pentium微处理器3.18086微处理器的内部结构特点

微型计算机是由具有不同功能的一些部件组成的，包含运算器和控制器电路的大规模集成电路，称为“微处理器”，又称“中央处理器（CPU）”，其职能是执行算术/逻辑运算，并负责控制整个计算机系统，使之能自动协调地完成各种操作。基本性能指标16位微处理器；采用高速运算性能的HMOS工艺制造，芯片上集成了2.9万只晶体管；使用单一的+5V电源，40条引脚双列直插式封装；时钟频率为5MHz~10MHz，基本指令执行时间为0.3ms~0.6ms16根数据线和20根地址线，可寻址的地址空间达1MB8086可以和浮点运算器、I/O处理器或其他处理器组成多处理器系统，从而极大地提高了系统的数据吞吐能力和数据处理能力。3.18086的结构特点

教学进程3.1.1CPUCPU的基本结构地址加法器ALUSI暂存器FLAGEU控制电路123456ESSSDSCSIP总线控制逻辑20位地址总线16位数据总线CPU总线指令流队列16位内部总线8位总线接口单元BIU执行单元EUDIBPSPBHBL BXAHALAXDHDL

DXCHCLCX通用寄存器段寄存器内部通用寄存器总线接口单元BIU负责与存储器接口，它由段寄存器、指令指针寄存器、指令流队列、地址加法器以及总线控制逻辑组成。主要负责CPU与存储器之间的信息传送。执行单元EU

负责执行指令。由算术逻辑单元（ArithmeticLogicUnit，ALU）、通用寄存器组、16位标志寄存器（FLAGS）、EU控制电路等组成。ALU是计算机的运算器

3.1.1CPU3.18086的结构特点教学进程3.1.2寄存器组段寄存器●CS(CodeSegment，代码段寄存器)——存放当前程序所在段的首地址●DS(DataSegrnent，数据段寄存器)——保存当前程序所用数据段的首地址●SS(StackSegment，堆栈段寄存器)——存放当前程序所用堆栈段的首地址●ES(ExtraSegment附加数据段寄存器)——存放辅助数据所在段的首地址堆栈：指一段指定的内存区域：其存取原则是“后进先出”，即先进栈的数据后出栈。3.18086的结构特点16位寄存器(14个)段寄存器(4)控制寄存器(2)通用寄存器(4)指针变址寄存器(4)教学进程3.1.2通用寄存器——数据寄存器寄存器组●用来暂存操作数，每个寄存器可作为一个16位的寄存器使用，也可分成2个8位寄存器使用：AX→AH，ALBX→BH，BLCX→CH，CLDX→DH，DLCX(Count)：计数寄存器AX(Accumulator)：累加器BX(Base)：基址寄存器

DX(Data)：数据寄存器●习惯用法指针与变址寄存器SI(SourceIndex)源变址寄存器SP(StackPointer)堆栈指针寄存器BP(BasePointer)基址指针寄存器Dl(DestinationIndex)目的变址寄存器3.18086的结构特点教学进程表3.1通用寄存器的特定用法寄存器操作寄存器操作AX字乘，字除，字I/OCL变量移位，循环移位AL字节乘，字节除，字节I/O，查表转换，十进制运算DX字乘，字除，间接I/OAH字节乘，字节除SP堆栈操作BX查表转换SI数据串操作指令CX数据串操作指令，循环指令DI数据串操作指令3.1.2指令寄存器寄存器组●IP(InstructionPointer)：取指专用的16位地址寄存器，也称为“程序计数器”PC(ProgramCounter)，存放下一条要执行指令的有效地址EA（即偏移地址）。●FR(FlagRegister)：16位的寄存器，存放状态字PSW(Program

statusWord)，又称状态字寄存器。标志寄存器●PSW定义了9个有效位，存放6个状态标志——表示运算结果的特征3个控制标志——用来控制CPU的操作

OFSFZFAFPFCFDFIFTF3.18086的结构特点教学进程表示执行一次加法/减法运算时产生了进位/借位，当算术运算结果使最高位产生进位或借位时，则CF＝1，否则CF＝0。CF（CarryFlag）进位标志1当本次运算结果中的低8位含“1”个数为偶数时，PF＝1，为奇数时PF＝0。PF（ParityFlag）奇偶校验标志

2若本次运算结果为0时，ZF＝1，否则，ZF＝0。AF（AuxiliaryCarryFlag）辅助进位标志3ZF（ZeroFlag）零标志4本次运算中若第3位向第4位有进位或借位时，AF＝1，否则，AF＝0。

若本次运算结果的最高位为1，则SF＝1，否则，SF＝0SF（SignFlag）符号标志

5当带符号数运算结果产生溢出时，OF＝1。OF（OverflowFlag）溢出标志63.18086的结构特点标志寄存器教学进程3.1.2寄存器组标志寄存器●PSW定义了9个有效位，存放6个状态标志——表示运算结果的特征3个控制标志——用来控制CPU的操作

OFSFZFAFPFCFDFIFTF3.18086的结构特点教学进程DF（DirectionFlag）方向标志1IF（Interrupt-EnableFlag）中断允许标志

2TF（TrapFlag）陷阱标志或单步操作标志3位为程序方便而设，TF＝1，CPU处于单步工作，TF＝0，CPU正常运行用于控制字符串操作指令的进步方向。DF=1，递减的顺序按从高到低地址

DF=0，递减的顺序按从高到低地址控制可屏蔽中断标志。IF=1，允许CPU接受外部从INTR引脚上发来的中断IF=0，CPU禁止接受可屏蔽中断，但不影响NMI，CPU内部中断3.1.3外部引脚及功能基本概念●有效电平

——指引脚起作用时的逻辑电平。有些信号是低电平有效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。

●三态——是指引脚除了能正常的输入或输出高、低电平之外，还能输出高阻状态。8086具有两种工作模式：最小模式和最大模式●最大模式——又称为多微处理器模式。

●最小模式——又称为单微处理器模式。3.18086的结构特点教学进程8086的工作模式及引脚功能

3.1.3外部引脚及功能当CPU工作在不同模式时，引脚具有不同的名称和定义。但是还有部分公用引脚在不同模式下具有相同的含义。

3.18086的结构特点教学进程123456789101112131415161718192040393837363534333231302928272625242322218086CPU地AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLK地VCC(5V)AD15AD16/S2AD17/S4AD18/S5AD19/S6BHE/S2MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(SD)ALE(QSD)INTA(QS4)TESTREADYRESET8086的工作模式及引脚功能

3.1.3外部引脚及功能3.18086的结构特点教学进程●公用引脚的含义3.1.3外部引脚及功能8086的工作模式及引脚功能教学进程引脚24～31在最小模式下的功能3.1.3外部引脚及功能●最小模式下的部分引脚含义8086的工作模式及引脚功能总线保持响应信号输出，高电平有效

HLDA总线保持请求信号输入，高电平有效

HOLD写信号输出，三态

WR

输入/输出/存储器控制信号，三态

M/IO数据传送方向控制信号，三态。用于确定数据传送的方向

DT/R数据允许信号，三态，低电平有效

DEN地址锁存允许信号，三态输出，高电平有效

ALE为中断响应输出端INTA功能引脚教学进程●最大模式下的部分引脚含义3.1.3外部引脚及功能8086的工作模式及引脚功能当MN/MX引脚为低电平时，8086工作在最大模式下

总线请求/总线响应信号引脚。每一个引脚都具有双向功能，既是总线请求输入，也是总线响应输出总线封锁信号输出，低电平有指令流队列状态输出总线周期状态信号输出，低电平有效，三态功能引脚RQ/GT!RQ/

GT0S2,S1,S0QS1QS0LOCK教学进程

存储器空间与存储器结构

存储器是按字节进行组织的，两个相邻的字节被称为一个“字”。存放的信息若是以字节（8位）为单位的，将在存储器中按顺序排列存放；若存放的数据为一个字（16位）时，则将每一个字的低字节（低8位）存放在低地址中，高字节（高8位）存放在高地址中，并以低地址作为该字的地址。在组成与8086CPU连接的存储器时，1M字节的存储空间实际上被分成两个512字节的存储体，分别叫高位库和低位库。低位库固定与8086CPU的低位字节数据线D7~D0相连，因此又可称它为低字节存储体，该存储体中的每个地址均为偶地址。高位库与8086CPU的高位字节数据线D15~D8相连，因此又称它为高字节存储体，该存储体中的每个地址均为奇地址，如下图所示。

3.28086CPU的存储器和I/O组织3.2.1存储器的组织8086存储器的分体结构

BHE和A0的控制作用

存储器分段

∶

∶

∶

∶

00000H

图3-10存储器分段示意图

逻辑段1起点

逻辑段2起点

逻辑段3起点

逻辑段4起点

FFFFFH

逻辑段1

≤64KB

逻辑段2

≤64KB

逻辑段3

≤64KB

逻辑段4

≤64KB

使用段寄存器的优点参加教材P68逻辑地址（LA）和物理地址（PA）

物理地址：就是存储器的实际地址，它是指CPU和存储器进行数据交换时所使用的地址（20位）。逻辑地址：是在程序中使用的地址，它由段地址和偏移地址两部分组成（16位）。逻辑地址的表示形式为“段地址∶偏移地址”。物理地址=段地址×10H＋偏移地址

各种访问存储器的段地址和偏移地址表参见教材P69专用和保留的存储器单元

专用和保留的存储器单元

IBM公司遵照规定：00000H-003FF(1KB)中断向量表B0000H-B0FFFH(4KB)单色显示器视频缓冲区B8000H-BBFFFH(16KB)彩色显示器视频缓冲区FFFF0H-FFFFFH(16KB)系统复位启动统一编址

又称“存储器映射方式”。在这种编址方式下，I/O端口地址置于1MB的存储器空间中，在整个存储空间中划出一部分空间给外设端口，端口和存储单元统一编址。优点：无需专门的I/O指令，对端口操作的指令类型多，从而简化了指令系统的设计。缺点：端口占用存储器的地址空间，使存储器容量更加紧张，同时端口指令的长度增加，执行时间较长，端口地址译码器较复杂。3.28086CPU的存储器和I/O组织3.2.1I/O端口的组织独立编址

又称“I/O映射方式”。这种方式的端口单独编址构成一个I/O空间，不占用存储器地址空间。优点：端口所需的地址线较少，地址译码器较简单，采用专用的I/O指令，端口操作指令执行时间少，指令长度短。缺点：输入输出指令类别少，一般只能进行传送操作。3.28086CPU的存储器和I/O组织3.2.1I/O端口的组织3.38086CPU的总线周期和工作时序

●总线操作主要有：存储器读和I/O读操作、存储器写和I/O写操作、

中断响应操作、总线请求等。

●

CPU的时序分为两种：时钟周期和总线周期。●CPU通过总线对存储器或I/O接口进行一次访问所需的时间叫做

一个总线周期，一条指令的执行需要若干个总线周期才能完成。

而一个总线周期又由若干个时钟周期构成。

●典型的总线周期如图：

3.3.1基本时序总线周期总线周期地址缓存数据地址缓存数据T1T2T3T4T1T2T3TWT4教学进程3.38086CPU的工作时序

●8086的数据总线和部分地址总线是分时复用的。在一个总线周期内，先利用总线传送地址，将地址锁存后，再利用同一总线传送数据。

●在两个总线周期之间，有时可能会出现一些总线上没有信息传送的时钟周期，此时的总线状态称为空闲状态。

3.3.1基本时序教学进程●3.3.2最小模式8086在最小模式下的系统构成1.工作电路3.38086CPU的工作时序

CPU的20根地址信号线通过3片8282锁存器与系统的地址总线相连。16位数据线通过两片8286双向总线驱动器连接到系统的数据总线上。小系统所需的全部控制信号由CPU直接产生，可直接接入总线。教学进程最小模式下一个读总线周期包括4－5个T状态，即T1〜T4、TW：

3.38086CPU的工作时序

●

2.3.3.2最小模式读总线周期CLKA19S0~A16S3BHES7AD15~AD0ALEM/IORDDT/RDENT1T2T3T4A19~A16BHES7~S3数据输入地址输出高电平为读存储器状态，低电平为读I/O接口状态●T1状态T1信号之前，M/IO信号应该已生效。若M/IO＝1，读内存；若M/IO＝0，读I/O端口。地址线有效，A19～A16、AD15～AD0输出地址信号，并维持一个时钟周期。教学进程CLKA19S0~A16S3BHES7AD15~AD0ALEM/IORDDT/RDENT1T2T3T4A19~A16BHES7~S3数据输入地址输出高电平为读存储器状态，低电平为读I/O接口状态●3.3.2最小模式T1状态2.读总线周期当系统接有总线驱动器时，DT/R信号应为低电平，表明现在为读总线周期，即接收数据。ALE有效，输出一个正脉冲。其下降沿将地址锁存入地址锁存器。BHE信号指示高8位数据线上信息是否有效，如BHE＝1，高8位数据无效，若BHE＝0，则高8位数据有效。教学进程CLKA19S0~A16S3BHES7AD15~AD0ALEM/IORDDT/RDENT1T2T3T4A19~A16BHES7~S3数据输入地址输出高电平为读存储器状态，低电平为读I/O接口状态●3.3.2最小模式T2状态2.读总线周期RD信号降为低电平，进入有效状态，使内存或I/O端口将选中的数据送入数据总线。地址信号消失。地址/数据复用总线AD15〜AD0进入高阻状态，A19〜A16及BHE线上输出状态为S7〜S3。DEN信号降为低电平进入有效状态，使数据总线驱动器收发使能。教学进程CLKA19S0~A16S3BHES7AD15~AD0ALEM/IORDDT/RDENT1T2T3T4A19~A16BHES7~S3数据输入地址输出高电平为读存储器状态，低电平为读I/O接口状态●3.3.2最小模式T3状态2.读总线周期地址/数据复用总线AD15〜AD0作为数据总线，接收内存或I/O接口送入的数据，CPU准备读入数据。在下降沿，CPU查询READY引脚信号，若READY为高电平，T3状态结束后直接进入T4状态。教学进程●教学进程3.3.2最小模式TW状态2.读总线周期T3状态在下降沿，CPU查询READY引脚信号，若READY外设速度较慢，不能在基本总线周期内完成数据传送工作，则在T3前沿产生一个READY低电平信号，若在T3前沿查到信号为低电平，则在T3状态后插入一个等待状态TW，在TW前沿查询READY信号，若仍为低电平，则继续插入TW，否则结束等待状态，进入T4。●T4状态在本状态前沿，CPU读入数据，完成读总线周期。RD、DT/R、DEN等信号变为无效，所有三态总线变为高阻状态。在本状态前沿，CPU读入数据，完成读总线周期。RD、DT/R、DEN等信号变为无效，所有三态总线变为高阻状态。教学进程3.3.2一个写总线周期同读总线周期一样，时序图如下：3.38086CPU的工作时序

CLKA19S0~A16S3BHES7AD15~AD0ALEM/IOWRDT/RDENT1T2T3T4A19~A16BHES7~S3数据输入地址输出高电平为读存储器状态，低电平为读I/O接口状态●

3.最小模式写总线周期教学进程教学进程3.480x86微处理器及其发展80286微处理器为16位微处理器。对外具有68根引脚，为4列直插式封装，时钟频率8MHz～10MHz。3.4.180286微处理器●主要性能80286CPU与8086相比，主要具有如下几个特点:①80286CPU有24位地址线、16位数据线，且地址与数据线不再复用。②对8086向上兼容。具有8086/8088CPU的全部功能。③首次具备虚拟存储器管理功能。教学进程教学进程80286微处理器80286CPU的内部执行部件包括：执行单元EU、地址单元（AddresUnit，AU）、指令单元（IstructionUnit，IU）和总线接口单元BIU。3.4.13.480x86微处理器及其发展●内部结构24位物理地址16位偏移量或数据24位地址总线16位数据总线存储器操作请求指令单元IU总线接口单元BIU执行单元EU通用寄存器组ALU标志寄存器控制电路指令译码器译码的指令队列物理地址发生器段寄存器段描述符Cache总线接口电路预取器指令预取队列地址单元AU教学进程教学进程总线接口单元（BIU）:负责处理CPU与系统总线之间的数据传送，包括总线接口电路预取器和6个字节的指令预取队列。指令单元（IU）:包括指令译码器和已译码指令队列。它负责将指

令预取队列中的指令取出，送入指令译码器。执行单元（EU）:单元与8086CPU中的EU大致相同,标志寄存器与

8086相比增加了两个标志IOPL和NT。地址单元（AU）：包括物理地址发生器、段寄存器、段描述符

Cache（高速缓存器）等。80286微处理器3.4.13.480x86微处理器及其发展●内部结构（续）教学进程教学进程具体体现在以下几个方面：从16位寄存器发展为32位寄存器；

地址寄存器也发展为32位，可寻址的地址范围达到4GB；增加了保护方式，使处理器：实地址方式和保护虚地址方式；

引入了存储管理单元（MMU，使采用80386的操作系统能方便地

实现虚拟存储器管理；

加了新指令（主要是保护方式的指令）。2.3.13.4.23.480x86微处理器及其发展●主要性能80386微处理器1985年，Intel公司推出了与8086/80286相兼容的高性能32位微处理器80386，标志着微处理器从16位迈入了32位时代。教学进程教学进程3.4.23.480x86微处理器及其发展●80386微处理器内部结构MMU

加法器段Cache界限和属性PLAALU控制内部控制总线控制电路指令译码指令预取保护检测部件

译码和时序控制ROM

指令译码器已译码的指令队列

预取器/界限检查器指令预取队列

桶型移位寄存器ALU乘/除器寄存器组

加法器页Cache控制和属性PLA线性地址总线32位32位32位有效地址总线有效地址总线34位32位32位总线控制请求判优器

地址驱动器流水线总线宽度控制MUX/收发器教学进程教学进程

拥有32位数据线和32位地址线，可以寻址4GB(230)的物理地址空间，

内部寄存器与数据线都是32位，但段寄存器仍为16位。

由6个能并行操作的功能部件组成，即总线接口部件、代码预取部件、

指令译码部件、存储器管理部件、指令执行与控制部件。

存储器管理部件MMU由分段部件和分页机构组成。

在80386中除了有实地址方面外，还在保护虚地址方式下提出了一种

称为虚拟8086的新工作模式.3.4.23.480x86微处理器及其发展●80386微处理器内部结构(续）教学进程教学进程80486微处理器在内部结构上，对80386微处理器进行了一些改进,主要包括:将80386处理器的指令译码和执行部件扩展成五级流水线，进一

步增强了其并行处理能力；同时还增加一个8KB高速缓存cache；在80486微处理器中，首次将浮点处理部件80x87FPU集成到微

处理器内；总线接口部件更加复杂，增加了一些新的引脚。3.4.33.480x86微处理器及其发展●主要性能教学进程教学进程80486微处理器3.4.33.480x86微处理器及其发展●内部结构把Intel80386微处理器、Intel80x87FPU和片上的cache集成在一起，从功能上形成了Intel-32微处理器结构。并行移位寄存器寄存器文件ALU描述寄存器段单元范围仲裁用PLA高速缓存单元8KB缓存地址驱动器数据总线驱动器总线控制器TLB页面单元A31～A2BE0～BE3D31～D0各种控制信号总线接口物理地址译码后指令传递控制128位总线线性地址总线32位数据总线32位数据总线浮点单元浮点寄存器文件控制单元微码ROM32字节指令队列译码器预取指令单元内部由9个功能部件组成:总线接口部件BIU、指令译码部件IDU、指令预取部件IPU、执行部件EU、控制保护部件CU、段管理部件SU、页管理部件PU、高速缓冲存储器Cache及Cache管理部件CAU、浮点运算部件FPU。教学进程教学进程首次实现了IntelNetBurst微体系结构；流式SIMD（单指令多数据）扩展2（SSE2）技术；