第3章组合线路的设计

第3章组合线路的设计2组合线路分析与设计的区别组合线路分析已知逻辑线路，指出该线路所能实现的逻辑功能。组合线路设计与组合线路分析相反，组合线路设计是根据要完成的逻辑功能，画出实现该功能的逻辑线路。3主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑技术的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计4引例试用与非门组成一个多数表决电路，以判别A、B、C三人中是否为多数赞同。5设计步骤1分析设计要求，确定所要设计线路的框图及其输入、输出变量。输入变量：A、B、C的表决（“赞同”或“反对”）输出变量：表决结果(“多数赞同”或“多数反对”)输入和输出只有两种可能状态，故可用逻辑函数来描述。设F为A,B,C的函数，可表示为F=f(A,B,C)6设计步骤2依题意要求，确定输出与输入的关系。F的最小项表达式：F=∑(3,5,6,7)(3.1)7设计步骤3化简输出逻辑表达式F=∑(3,5,6,7)(3.1)这些素项都为实质素项，且覆盖了函数F，故得F=AB+BC+AC(3.2)8设计步骤4按设计要求，变换逻辑表达式的形式。本例要求用与非门组成多数表决线路，故需将式(3.2)的“与-或”形式变换为“与非-与非”形式。为此，对式(3.2)两次求反，则得变换形式9设计步骤5画逻辑图，并考虑工程问题门电路的扇入、扇出系数是否满足集成电路的技术指标整个线路的传输时延是否满足设计要求所设计的线路中是否存在竞争冒险现象等最后选定合适的集成电路组件10组合线路的设计步骤小结逻辑问题的描述将设计问题用一个逻辑表达式来描述。这一步的最终目标是建立描述设计问题的最小项表达式。逻辑函数的化简求得描述设计问题的最简“与-或”表达式逻辑函数的变换根据给定门电路类型，将第二步所得最简“与-或”表达式变换为所需形式，以便能按此形式画出逻辑图画逻辑图，并考虑实际工程问题11主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑级数的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计12逻辑问题描述的思路先由文字描述的设计要求分析线路的输入和输出，然后建立所设计线路的输入输出真值表，再由真值表建立逻辑表达式。对于变量较多的情况，则可设法建立简化真值表，甚至由设计要求直接建立逻辑表达式。13示例1例1写出二进制一位全减器的输出逻辑表达式输入：被减数(A)，减数(B)及低位向本位的借位(Ci-1)输出：本位之差(D)及本位向高位的借位(Ci)10110001被减数-00110111减数

11111100低位向本位的借位_______________________________01111010本位之差

01111110本位向高位借位14示例1(续)D=∑(1,2,4,7)(3.4)Ci=∑(1,2,3,7)(3.5)课本P116练习3:1715示例2例2已知X=x1x2和Y=y1y2是两个二进制正整数写出判别X>Y的逻辑表达式。输入：x1，x2，y1，y2输出：F，由题意可令16小结例1是通过真值表来列出逻辑表达式的，而真值表则是根据设计要求(实现一位二进制数相减)建立的。例2是通过简化真值表来列出逻辑表达式的，而简化真值表是通过对设计要求的分析建立的课本P115-116练习3:4,12课本P115-116练习3:1,2,3(2)17主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑技术的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计183.3.1逻辑函数的“与非”门实现将最简“与-或”表达式变换为“与非-与非”表达式的方法有两种对F两次求反对F三次求反19示例1例1试用与非门实现函数对F1两次求反对F1三次求反20示例2例2试用与非门实现函数对F2两次求反对F2三次求反21小结原函数较简单时，采用对F两次求反可节省门电路，如例1所示。反函数较简单时，采用对F三次求反可节省门电路，如例2所示。但不管怎样，采用对F二次求反可获得较高的速度，因它所得的线路仅由两级门电路组成。课本P115练习3:5223.3.2逻辑函数的“与或非”门实现将最简“与-或”表达式变换为“与或非”表达式的方法也有两种对F两次求反对F一次求反23示例例试用与或非门实现函数对F两次求反对F一次求反课本P115练习3:624*3.3.3逻辑函数的“或非”门实现将最简“与-或”表达式变换为“或非-或非”表达式的方法也有两种：对F两次求对偶对F的“或-与”表达式两次求反25示例1例1试用或非门实现函数采用对F两次求对偶。先求出F的对偶函数F’的最简“与-或”表达式再将F’的最简“与-或”表达式变为“与非-与非”表达式对F’求对偶，则得26示例2例2试用或非门实现函数F=ADE+ACE+BCE+BDE采用对F的最简“或-与”表达式两次求反。先求出F的最简“或-与”表达式F=E(A+B)(C+D)再对该式两次求反，则得课本P116练习3:18课本P115练习3:727主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑级数的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计28组合线路设计中的特殊问题所设计的组合线路的输入变量(或输出函数)彼此间有一定的约束关系；

——可利用任意项的线路设计要求所设计的组合线路只有原变量输入而无反变量输入(或反之)；

——无反变量线路设计要求所设计的组合线路有多个输出；

——多输出线路设计所设计的组合线路的级数要求满足一定速度指标等。

——考虑级数的线路设计291.可利用任意项的线路设计所谓任意项就是从约束方程推得的逻辑值为0的最小项。也称为“无关项”或“约束项”。若有任意项可以利用，在设计该组合线路时便可“任意”地在逻辑表达式中加入这些任意项，以使它们的逻辑表达式更为简单。注意：并非任何组合线路设计中都可利用任意项。只有当分析出所要设计的线路存在某些约束条件时，才能从约束方程推得任意项。既然这些任意项在当前约束下逻辑值必为0，那么将这些任意项与原函数F进行或运算，并不会影响F的取值情况2.无反变量输入的线路设计为减少各部件之间的信号传输线，要求所设计的逻辑部件只有原变量输入，无反变量输入。在设计无反变量输入的线路时，不能简单地用非门来实现最简逻辑表达式中的反变量，而要通过逻辑表达式的变换，先减少式中的与项及非号，即尽可能地寻找公共与项，并共用非号303.多输出函数的线路设计设计多输出线路的特殊问题是确定各输出函数的公用项，以使整个线路为最简，而不片面追求每个输出函数为最简。314.考虑级数的线路设计压缩级数和增加级数的设计思想是互斥的压缩线路级数可提高线路速度，却要求门电路具有较大的扇入或扇出系数；增加线路级数可降低对门电路的扇入或扇出系数要求，但却使线路的速度变慢。32333.4.1可利用任意项的线路设计对于按键输入译码器，约束条件是：输入变量(K0-K9)对取值“1”是互斥的，故可用下列约束方程(3.16)来描述：

或对于七段译码器，其约束条件是：输入变量(A,B,C,D)不能取1010-1111，故可用下列约束方程(3.17)来描述：8421码显示数字不可能取到1010这种取值组合，所以m10=0341.任意项的形成输入变量存在约束条件的两种典型情况输入变量对取值“1”互斥例如，由式(3.16)可得1014个任意项(左图)输入变量的某些取值不可能出现例如，由式(3.17)可得6个任意项(右图)此外任意项也可由输出约束条件形成(见例3)。课本P115练习3:8352.设计举例-1例l试用与非门设计一个判别线路，以判别8421码所表示的十进制数之值是否大于等于5。36步骤1.逻辑问题的描述输入变量：8421码，设为A、B、C、D输出函数：F由于ABCD的取值不可能为1010-1111，故其约束方程为：即具有下列可利用的任意项：37步骤1.逻辑问题的描述(续)由真值表可列出F的逻辑表达式式中是任意项，可根据化简的需要引入其中的若干项。在某些参考书上把无任意项的逻辑函数称为完全定义函数，而把包含有任意项的逻辑函数称为不完全定义函数。38步骤2.逻辑函数的化简根据化简需要，可将与最小项圈成一个尽可能大的圈，且可多次被圈由图可得F的化简结果为F=BD+BC+A39步骤3.逻辑函数的变换本例要求用与非门实现，故将式(3.21)变换为“与非-与非”表达式步骤4.画逻辑图40设计举例-2例2试用与或非门设计一个操作码形成器，如图3.17所示。当按下*、+、-各个操作键时，要求分别产生乘法、加法和减法的操作码01、10和11。输入变量：A，B，C当按下某一操作键，相应输入变量取值为“1”；否则取值为“0”。输出变量：F2，F141步骤1.逻辑问题的描述正常操作下某一时刻只按下一个操作键，所以输入变量A、B、C对取值“1”是互斥的，即A、B和C中不可能同时有任意两个变量取值为“1”。由此约束条件可得下列约束方程：任意项即42步骤1.逻辑问题的描述(续)43步骤2.逻辑函数的化简结论：若逻辑函数的输入变量对取值“1”互斥，则仅包含有一个互斥变量的最小项可化简为该互斥变量。44步骤3.逻辑函数的变换要求用与或非门实现，故对式(3.25)两次取反得步骤4.画逻辑图45设计举例-3试用与非门设计一个译码器，其输入为A、B、C，输出为F0-F4。要求当ABC取值为000-100时，F0-F4分别为“1”，而当ABC取值为101-111时，F0-F4的值可为任意。46步骤1.逻辑问题的描述三个输入变量的完全译码应为8个输出，现只需5个输出，故为不完全译码，该译码器称为部分译码器。47步骤2.逻辑函数的化简48步骤3.逻辑函数的变换步骤4.画逻辑图49小结从上面三个例子可知，在设计组合线路时，若有任意项可利用，则可使线路更简单。所要设计的线路是否存在任意项，取决于该线路的输入或输出是否存在“约束”条件。课本P115练习3:10,13,20503.4.2无反变量输入的线路设计在实际设备中，为了减少各部件之间的信号传输线，要求所设计的逻辑部件只有原变量输入而无反变量输入。设计这种无反变量输入的线路时，仍可采用3.1节所介绍的一般方法，只是需要某个反变量时都要用一个非门来获得，这显然是不经济的。51例：用与非门实现函数F=∑(2,3,5,6)(3.29)方法1：一般方法方法2：示例7个与非门4个与非门52无反变量输入的逻辑函数化简1.利用代数法寻找公共因子2.应用阻塞法，借助卡诺图帮助化简531.利用代数法寻找公共因子例：输入端不提供反变量，求F(A,B)=AB+AB的最简电路。利用AB=AAB寻找公共因子AB=AB+AA=A(B+A)=AABAABBFAB+AB=AAB+BABABF541.利用代数法寻找公共因子(续)例:实现逻辑函数F=AB+BC+ABD+ACD+ACDABFCDF=AB+BC+ABD+ACD+ACD=B(A+C)+AD(B+C)+ACD=BAC+ADBC+ACD=BABC+AADABC+CDAD公因子ABC公因子AD55代数法寻找公共因子小结公共因子法有一定的局限性，没有经验者往往无从下手，也无法判断是否达到最简的标准。562.阻塞法应用阻塞法可以借用图形（卡诺图）的方法帮助化简。571.利用代数法寻找公共因子(续)例:实现逻辑函数F=AB+BC+ABD+ACD+ACDF=AB+BC+ABD+ACD+ACD=B(A+C)+AD(B+C)+ACD=BAC+ADBC+ACD=BABC+AADABC+CDAD公因子ABC公因子ADCDAB0001111000301457611121310810BABCAADCD58“阻塞项”的概念设F为任一逻辑函数，mi不是F的最小项，则有F=F·

mi

若mi，mj均不是F的最小项，则有F=F·

mi+mj对上述两式，可以理解为任何函数，如用不属于它的最小项之反(mi)与它相与，其逻辑函数值不变；如用不属于它的几个最小项之或非与它相与，其逻辑函数值仍不变，其中mi，mj称之为阻塞项(也称禁止项)从F中除去最小项mi，而mi原本就不属于F，所以F的取值不变从F中除去最小项mi和mj，而mi和mj原本就不属于F，所以F的取值不变59示例令逻辑函数F1(A,B,C)=∑m3(1,3)，F2=∑m3(2,4)F2所含的最小项，均不是F1所含的最小项。

F1·F2=(m1+m3)(m2+m4)=(m1+m3)(m0+m1+m3+m5+m6+m7)=m1+m3(最小项性质：mi·mj=0(i≠j))=F1

其中m2和m4是函数F1的阻塞项60“阻塞项”的概念(续3)说明：本例中阻塞项为mi和mj，当然阻塞项不限于两个，可以是多个，但必须是不属于F的最小项既然要求线路中无反变量输入，则阻塞项中不应含有反变量。如何达到这个要求呢？以4变量卡诺图为例，所有的阻塞项都是以ABCD为核心向外按2i个小方块辐射形成F=F·

mi+mj，其中mi和mj是不属于F的最小项61无反变量阻塞项核心：ABCD1ABCABDACDBCDABACADBCBDCDABCD62阻塞法示例1例：化简函数为无反变量输入的最简与非－与非表达式。

解：第一步,填写卡诺图：第二步,在原变量标注区域选择卡诺圈及其阻塞项：第三步,写出没有反变量输入的逻辑表达式：CDAB000111100010111111110111633.4.3多输出函数的线路设计多输出函数线路是一种同一组输入变量下具有多个输出的逻辑线路。64示例例：用与非门实现多输出函数假定输入可提供原、反变量。方法1：把F1和F2看作孤立函数分别化简方法2：从“全局”出发统一考虑65多输出逻辑函数的化简结论:多输出电路设计中，利用公用项可使电路最小化，但每个输出函数不一定是最简的。问题：如何在多输出表达式中寻找相同项？如何有选择地共享相同项？66多输出逻辑函数的化简方法在卡诺图中修改各函数的最小覆盖(圈)修改目的：利用公用项，使电路最小化修改原则：改圈后不增加总圈数67最小覆盖的修改方法原则1：若Fi的一个素项Bk也是Fj的一个素项，则Bk不作修改，除非修改后能减少总圈数。68最小覆盖的修改方法(续1)原则2：若Bi,Bj分别是Fi,Fj的素项，且Bi,Bj都包含一个蕴涵项Bk，在选取Bk后，Bi,Bj中余下的最小项均分别包含在Fi,Fj其它素项中，则在Fi,Fj中改选Bk。没有增加圈数69最小覆盖的修改方法(续2)Fi的一个素项Bi中的一些最小项分别被Fj,Fj+1,…Fj+m中的素项Bj,Bj+1…Bj+m覆盖，且Bj,Bj+1…Bj+m

Bi，若在Fi中选取Bj,Bj+1…Bj+m后，Bi中余下的最小项均包含在Fi的其它素项中，则将Bi改选为Bj,Bj+1…Bj+m。70多输出逻辑函数的化简示例例：用与非门实现以下多输出函数，假定输入可提供原、反变量。71多输出逻辑函数的化简示例(续1)修改后的卡诺图72多输出逻辑函数的化简示例(续2)73主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑级数的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计74两种考虑级数的设计思想所设计线路的速度不能满足要求线路级数增多时，输出相对输入的传输时延就增大，造成线路工作速度不能满足要求。压缩线路的级数(使线路在满足速度要求下为最简)所设计线路中门电路的扇入或扇出系数要求超出现有集成电路产品的技术指标。增加线路的级数来降低线路对门电路的扇入或扇出系数的要求。(使所设计的线路在满足现有组件的扇入或扇出系数要求下为最简)。75考虑级数的线路设计压缩级数和增加级数的设计思想是互斥的压缩线路级数可提高线路速度，却要求门电路具有较大的扇入或扇出系数；增加线路级数可降低对门电路的扇入或扇出系数要求，但却使线路的速度变慢设计组合线路时应全面考虑级数问题若只要满足某一要求,可大胆地压缩级数或增加级数要同时满足上述两个要求，则需反复协调，以获得一个较好的折衷方案，直至采用其他措施来补救。763.5.1加法器的进位链例：试用图3.28给定的全加器，组成一个四位二进制加法器，要求最长加法时间不超过90ns假定每个与非门的传输时延ty为10ns，每个与或非门的传输时延为1.5ty。加法器是实现两个n位二进制数相加的逻辑部件。有并行加法器和串行加法器。77并行加法器如果加法器由n位全加器组成，且同时输入所有n位的被加数及加数，以求得n位之和，则称该加法器为并行加法器。78串行加法器如果加法器由一位全加器及一个寄存进位的线路组成，且n位被加数及加数是按时间顺序由低位到高位逐位输入全加器相加，并逐位求得由低位到高位之和，则称该加法器为串行加法器。79本例使用的全加器逻辑图1ty1ty+1.5ty=2.5ty2.5ty+1ty=3.5ty3.5ty+1.5ty=5ty2.5ty+1.5ty=4ty4ty+1ty=5tyH2.5ty2.5ty2.5ty80串行进位的并行加法器2.5ty2.5ty2.5ty2.5ty5ty5ty7.5ty7.5ty10ty10ty12.5ty12.5ty81本例加法器最长加法时间计算本例要求四位加法器的最长加法时间不能超过90ns，因而不能采用上述加法器结构82串行进位链分析Ci-1HiBiAi本地进位Gi传送进位HiCi-183并行进位链第i位的进位形成速度仅取决于其传送进位项，故只要改变该项表达式便可84并行进位链图示获得输入2.5ty后即可得到C1-C485采用并行进位链的并行加法器显然它比本例要求的加法时间(90ns)要小，故采用并行进位加法器即可满足设计要求。2.5ty5ty7.5ty86两种进位链的优缺点从产生进位的速度而言：串行进位链较慢，而并行进位链较快，当加法器的位数增多时就更为明显；从线路的复杂性而言：串行进位链较并行进位链简单(组件简单，连接线少)；从对组件的技术要求而言：并行进位链较串行进位链苛刻，主要反映在对本级中门的扇入系数要求高。在加法进位速度能够满足要求的前提下，都应采用串行进位加法器；而当加法速度不能满足要求时，才通过将进位公式展开，以获得并行进位加法器。873.5.2多级译码器例：试用与非门设计一个能对四个输入变量进行译码的译码器，且给定与非门的扇入系数为3，扇出系数为6。单级译码器：对四个输入变量同时译码，这种一次译出结果的译码器称为单级译码器。多级译码器881.四变量单级译码器该译码器线路是最简单的，且速度最快。要求提供原、反变量输入的前级门电路至少能带8个负载门要求与非门有四个输入端892.多级译码器将四个输入变量分成两组，每组为两个变量。先对各组变量分别译码，然后再对它们的结果译码，这种两次译出结果的译码器称为两级译码器。类似地还可有三级、四级等译码器，统称为多级译码器。将单级译码器改为多级译码器，可减少每级译码器输入变量的个数，从而降低对门电路的扇入、扇出系数的要求。常用多级译码器有两种：矩阵结构、树型结构90(1)四变量矩阵译码器每个门的输入端为2个每个门的最大负载为4个只要求提供原、反变量输入的前级线路能带2个负载门91六变量矩阵译码器92九变量矩阵译码器93(2)树型译码器94树型译码器的特点译码器内部的每个门都只需要两个输入端，并都只带两个负载门。译码器的级数等于输入变量的数目减1。译码器的输入原、反变量所驱动的门数等于所在级（i）的2i倍。95树型译码器与矩阵译码器的比较与矩阵译码器相比，树型译码器的主要优点在于上述第一个特点。例如，对9个输入变量的译码器而言，若采用矩阵结构，则其第二级门的扇出系数要求高达32，但在树型译码器中，内部任何一级门的扇出系数仅为2。96树型译码器与矩阵译码器的比较(续)在树型译码器中，尽管在线路内部门的扇出系数要求不高，但对提供原、反变量输入的外部线路中的门，仍要求具有很高的扇出系数，但它所要求的高扇出系数门的数目要比矩阵译码器内部所需要的少得多。也就是说，当输入变量较多时，采用树型译码器总能节省不少的门驱动器。97主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑级数的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计983.6.1全加器的设计试按下列要求各设计一个二进制全加器：采用异或门、与或非门及与非门，且输入、输出都为反变量。采用与或非门，且输入为原变量，输出为反变量；或输入为反变量、输出为原变量。99步骤1.逻辑问题的描述100步骤2.逻辑函数的化简A101步骤3.逻辑函数的变换-1按设计要求①，将S和Ci表达式变换为S和Ci的“异或”、“与或非”、“与非”形式。由式(3.38)可得102步骤4.画逻辑图-1103步骤3.逻辑函数的变换-2按设计要求②，将S和Ci表达式变换为S和Ci的“与或非”形式。由图3.41可得104步骤4.画逻辑图-2105步骤3.逻辑函数的变换-3106步骤4.画逻辑图-31073.6.28421码加法器的设计试用图2.28所示的全加器及与非门设计一个一位8421码加法器1088421码与十进制数8421码是用四位权为8,4,2,1的二进制数表示一位十进制数(0-9)，只有0000-1001十种编码。十进制数与8421码之间的互相转换十进制数转换成8421码将每位十进制数用四位二进制代码表示，按位转换例如：(57)10=(01010111)8421BCD8421码转换成十进制数将8421码每四位分为一组，每组对应一位十进制数。例如：(10010110)8421BCD=(96)101098421码加法的修正当两个8421码相加时，其和可能仍是8421码，也可能不是8421码修正的方法是对上述二进制加法结果加0110(“6”)110步骤1.逻辑问题的描述输入A8,A4,A2,A1B8,B4,B2,B1低位8421码加法器来的进位未经修正的二进制加法结果修正后的本位8421码加法结果本位向高位8421码加法器的进位111步骤1.逻辑问题的描述(续1)现在的问题归结为设计加“6”修正线路112步骤1.逻辑问题的描述(续2)输入变量的取值组合10100～11111不会出现，故存在任意项m20~m31(五变量：C4S4S3S2S1)C1=∑m(10,11,12,13,14,15,16,17,18,19)+∑m(20,21,…,31)利用该式得到的C1来产生0110，便可对S4S3S2S1进行修正，以求得Y8Y4Y2Y1任意项113步骤2.逻辑函数的化简与变换114步骤3.画逻辑图1153.6.3八段译码器的设计例试用或非门设计一个八段译码器八段译码器是一种能将8421码译为由八线段组成的十进制数(0～9)的逻辑部件输入：如0101输出：如11010011116步骤1.逻辑问题的描述117步骤2.逻辑函数的化简及变换逻辑函数需用或非门实现先求出反函数的最简“与-或”表达式118步骤2.逻辑函数的化简及变换(续1)119步骤2.逻辑函数的化简及变换(续2)对式(3.54)三次求反得a~h的“或非-或非”表达式120步骤3.画逻辑图根据上式可画出八段译码器，该图完全由或非门组成，且要求输入既有原变量又有反变量。121主要内容3.1组合线路的设计方法概述3.2逻辑问题的描述3.3逻辑函数的变换3.4组合线路设计中的特殊问题3.5考虑级数的线路设计3.6组合线路设计举例3.7应用MSI功能块的组合线路设计122中规模集成电路MSI前述组合线路设计方法是以门电路为基础的，这些门电路(如与非门、或非门及与或非门等)制作在小规模集成电路(SSI)中，即用SSI门电路来构成计算机及数字系统中的基本逻辑部件(如全加器、译码器及数据多路选择器等)这些逻辑部件已制作成中规模集成电路(MSI)，用这些MSI逻辑部件可以构成计算机的运算器、控制器及存贮器等，也可以用MSI逻辑部件来实现给定的逻辑函数。1233.7.1用数据多路选择器功能块实现组合逻辑数据多路选择器的组合及逻辑功能多路输入控制端单路输出124数据多路选择器实现逻辑函数多路选择器实现的是一个类似的最小项表达式如第1.2节所述，任何逻辑函数都可以展开为最小项表达式。两者最小项表达式形式上的相似是用多路选择器实现任何逻辑函数的基础。125示例例如，设有逻辑函数若将它展开为最小项表达式，则得将上式与数据多路选择器的输出逻辑表达式比较，发现只要令便可用四路选择器实现给定逻辑函数F126多路选择器实现组合逻辑的基本步骤1.根据给定函数的变量数目n，确定选用N路的选择器，其关系如下：N=2n-12.在给定函数中确定用作地址输入的变量。对于n变量的函数，可任选其中的(n-1)个变量作为地址输入地址输入的不同选择方案，将得出不同的数据输入表达式127基本步骤（续）3.确定多路选择器的数据输入表达式代数法：即通过给定函数与多路选择器的逻辑表达式的比较来确定ai值，如上引例所示。卡诺图法：即将给定函数与多路选择器的输出函数分别表示在两个卡诺图上，如图3.52所示，从图的对应位置可确定ai值。4.比较地址输入的不同选择方案下的数据输入表达式，选取最简的，并画出外部信号连接图128示例1例1用多路选择器实现函数F(A,B,C)=∑(1,2,3,4,5,6)(3.57)步骤1.根据输入变量个数确定选择器该函数为三变量函数(n=3)，故选用四路选择器。假定选用的是T574双四选一数据选择器选择器1的选通端，低电平有效选择器2的选通端，低电平有效控制端选择器1的4路数据输入选择器2的4路数据输入选择器1的输出端选择器2的输出端129示例1(续1)步骤2.确定用作地址输入的变量对F(A,B,C)=∑(1,2,3,4,5,6)作变换，可得选取该式中的A、B作为4路选择器T574的地址输入步骤3.用代数法确定数据输入表达式130步骤4.根据上述表达式画出外部信号连接图示例1(续2)课本P116练习22(1)(2)131示例2例2用多路选择器实现函数F(A,B,C,D)=∑(0,3,4,5,9,10,12,13)(3.58)步骤1.根据输入变量个数确定选择器4变量函数(n=4)应选用8路选择器，组成框图如下图假定选用的是T576八选一数据选择器。132T576八选一数据选择器133T576八选一数据选择器(续)134示例2(续1)步骤2.确定用作地址输入的变量选取式(3.58)中的变量A,B,C作为地址输入，即x0=A，x1=B，x2=C步骤3.用卡诺图法确定数据输入表达式135示例2(续2)步骤4.根据上述表达式画出外部信号连接图136示例2(续3)如果选定式(3.58)中变量A,C,D为地址输入，即则需将式(3.58)作如下变换：F(A,B,C,D)=∑(0,3,4,5,9,10,12,13)(3.58)137示例2(续4)将该式表示在卡诺图上，并与8路选择器的卡诺图相比较138示例2(续5)课本P116练习3:23(1)(2)139示例3例3用4路选择器实现下列函数F(A,B,C,D,E)=∑(0,