《EDA技术与应用》期末试卷

(完)技与应用》期末试卷EDA試卷答案一、单项选择题1基EDA软的FPGA/CPLD设计流程为理图HDL文本输入__A__综合→适配____B____→编程下载→硬件试。P14A.功能仿真B.时序真C。逻综合D配3.IP核EDA技术和发中具有十分重的地位；提供用VHDL等件描述语言描述功能块，但不涉及实现该功能块的体电路的IP核__A___.P25A.软IPB.固IPC。硬IPD全4。综是EDA设流程的关键步骤，在下对综合的描述中,_____D____是错误。P15A。综就是把抽象计层次中的一种表示转成另一种表示过程。B.综合就是将路的高级语言转化成低级，与FPGA/CPLD的基本构相映射的网表文件。C.为实现系统速度、面积、性能的要求需对综合加以约束，称为综合约束。D.综合可理解将件描述与给定的硬件结用电路网表文表示的映射过程,并且这种映射关系是唯一的（即综合结是唯一的5.大规模可编器件主要有FPGA、CPLD两类，中CPLD通过___A__实现其辑功能。P42A.可编程乘积逻辑查找表LUT）C。输缓冲D.输出冲6。VHDL语言是一种结构化设语言;一设计实体电模块）包括实体与结构体两部分，结构描_____B___.P274A.器件外部特B器的内部功能C.器件外部特与内部功能D.器件的综合约束7.电子系统设优化要虑提高资源利用率减少耗(即积优化以及提高运速（即度优化下列方法中__A___不属于积化A。流线设计B。资源享C。逻优化D.串行8.进程中的信赋值语句，其信号更新___B____。P134A.立即完成B在程的最后完C。按序完成D.都不对9。不整的IF语句，综合结果可实__A__。P147A.时序逻辑电B组逻辑电路C.双向电路D三控制电路10。状态机编码方中，其中__A__占用发器较多，但其简单的码方式可减少态译码组合逻辑资源,且易于控制非状态。A。一热码编码B顺编码C。状位直接输出编码D格码编码二、VHDL程序填空1.下面程序是1位进制计数器的VHDL描，试补充完整。1

(完)技与应用》期末试卷LIBRARYIEEE;USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNEDENTITYCNT10ISPORTCLK：INSTD_LOGIC；Q:OUTSTD_LOGIC_VECTORDOWNTO0)；ENDCNT10；ARCHITECTUREbhvOFCNT10SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)；BEGINPROCESSBEGINIFCLK'EVENTANDCLK=’1THEN—-边沿检IF〉10Q1(OTHERS=>’0）；-—置零ELSEQ1+；-—加ENDIFENDIFENDPROCESS;Q〈=Q1ENDbhv；2。下是一个多路择器的VHDL描，试补充完整。LIBRARY；USEIEEE.STD_LOGIC_1164ENTITYbmuxISPORTsel：INSTD_LOGIC;A,BINSTD_LOGIC_VECTOR（7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR（7DOWNTO0)）;ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINyAsel=’1'ELSEB;ENDbhv；三、VHDL程序改错仔细阅读下列序，回答问题2

(完)技与应用》期末试卷LIBRARY；USEIEEE.STD_LOGIC_1164。ALL；ENTITYLED7SEGIS

--2——3PORTA:INSTD_LOGIC_VECTORDOWNTO0);CLK：INSTD_LOGIC；LED7S：OUTSTD_LOGIC_VECTOR（6DOWNTO0))；ENDLED7SEG;ARCHITECTUREoneOFLED7SEGSIGNALTMP：STD_LOGIC；BEGIN

-—4--5-—7-—9-—10SYNC：PROCESS（CLK，A

——11BEGINIFCLK’EVENTCLK’1'THENTMP；ENDIF;ENDPROCESS；

-—12—-13--—-15-—16OUTLED:PROCESS(TMP）

-—17BEGINCASETMPISWHEN”0000"LED7S〈="0111111"；

-—18--20WHEN”0001=〉LED7S〈=”；

——21WHEN”0010"LED7S<="1011011"；WHEN”0011LED7S"1001111";WHEN”0100"LED7S<=”1100110

----24WHEN”0101=〉LED7S<=”1101101"；

——25WHEN”0110"=〉LED7S<="1111101；

-—26WHEN"0111"=>LED7S〈="0000111”;WHEN"1000"=>LED7S〈=”1111111；

—-2728WHEN"1001”=>LED7S<="1101111；

29ENDCASE;ENDPROCESS；

——30-—31ENDone；

--

在程序中存在处错误，试指出,并明理由：第14行TMP附值错误第29与30行之，缺少WHENOTHERS语句

修改相应行的序：错误1行号9程序改为：TMP：STD_LOGIC_VECTOR（3DOWNTO0错误2行号：29程序改为该语句后添加WHENOTHERS=〉LED7S"0000000"；四、阅读下列VHDL序画出原理图（）3

(完)技与应用》期末试卷LIBRARY；USEIEEE.STD_LOGIC_1164。ALL；ENTITYHADISPORT（a:INSTD_LOGIC；b：INSTD_LOGIC;c：OUTSTD_LOGIC;d：OUTSTD_LOGIC);ENDENTITYHAD；ARCHITECTUREfh1OFHADBEGINcNOTNANDb）;d〈=(aORb）AND（aNANDb）;ENDARCHITECTURE五、请按题中要求写出相应VHDL程序

带计数使能的步复位计数器输入端口：clkrstenloaddata输出端口：q

时钟信号异步复位信号计数使能同步装载(装）数据输入，位宽为10计数输出，位为104

(完)技与应用》期末试卷LIBRARYIEEE;USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNEDENTITYCNT1024ISPORTCLK，RST,EN，LOADINSTD_LOGIC;DATA：INSTD_LOGIC_VECTORDOWNTO0）;Q:OUTSTD_LOGIC_VECTORDOWNTOENDCNT1024;ARCHITECTUREONEOFCNT1024BEGINPROCESS(CLK,RST,EN，LOAD，DATA)VARIABLEQ1：STD_LOGIC_VECTOR(9DOWNTO；BEGINIFRST='1'THENQ1：=(OTHERS=〉’0')ELSIFCLK’1'ANDCLK’EVENTTHENIFLOAD='1'THENQ1DATAELSEIF=’THENQ1+；ENDIFENDIFENDIFQQ1;ENDPROCESS；ENDONE；

看下

面原理图，写相应VHDL描述eaby5

(完)技与应用》期末试卷LIBRARY；USEIEEE。STD_LOGIC_1164.ALL；ENTITYTRI_STATEISPORT（E，A:STD_LOGIC;Y:INOUTSTD_LOGIC;B:OUTSTD_LOGIC）;ENDTRI_STATE；ARCHITECTUREBEHAVOFTRI_STATEISBEGINPROCESS（E，A，Y）BEGINIFE'0THENB〈=YY’；ELSEB〈=’Z’;YENDIF;ENDPROCESS；ENDBEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采控制模块，该模块由三个部分构成：控计数双RAM(adram.控是一个状态机成AD574的控制和adram的入操作Adram是个LPM_RAM_DP单元在wren为’时许写入数据试分别回问题信号预处理放大采样/保持

AD574

ADDataSTATUSCS

12rddatawren1

adram

rddatardaddrCE

ControlA0AnalogInRCK12_8

ClkInc

wraddr地址计数器

CntclrCLKFPGA采集控制下面列出了AD574的制方式和控时序图AD574辑控制值表（X表示任意）CE0X11111

CSX100000

RCXX00111

K12_8XXXX100

A0XX01X01

工作状态禁止禁止启动12位换启动8转换12位并行输出效高8位行输出有低4加上尾4个0有效6

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AD574工作时序：要求AD574工在12位换模式K12_8、A0在control中如设置K12_8为1为0’

试画出control的态机的状态图类似书上图8-4

对地址计数器块进行VHDL描输入端口:clkinc计数脉冲cntclr计器清零输出端口:rdaddrRAM读出地址，位宽10位library；useieee。std_logic_1164。all;useieee.std_logic_unsigned。all;entityaddr_cntisport（clkinc，cntclrinstd_logic;wraddr:outstd_logic_vector(9downto0）endaddr_cnt;architectureoneofaddr_cntsignaltmpstd_logic_vectordownto0);beginprocess(clkinc,cntclr）beginifclkinc'eventclkinc'1'thenifcntclr=’thentmp<=(others=〉'0’);elsetmptmp+1；endif;endifendprocess；wraddr<=tmp；endone；

根据状态图，对control进VHDL描7

(完)技与应用》期末试卷library；useieee。std_logic_1164.all;useieee。std_logic_unsigned；entitycontrolisport（addata：instd_logic_vector（11downto；status,clk:instd_logic；cs，ce，a0,rc,k12_8，clkincoutstd_logic;rddata：outstd_logic_vector(11downto0）;endcontrol;architecturebehavofcontrolistypecon_stis（s0,s1，，s3,s4)；signalcst,nst:con_st；signallock:std_logic；signalreg12:std_logic_vector（11downto0begina0'0';k12_8<=’1';cecs’0'；REGP：process(clk）beginifclk'eventclk='1’cstnst;endif;endprocess;COMPprocess(cst,addata)begincase（cstiswhen=><=lock’0’;nst〈=s1；when=〉rc'0’lock〈=’0';nst<=s2；when=>status=’thennst<=s3；endif；rclock<=when=><=’1';lock〈=’1'；nst<=s4;when=〉rc'1’；lock’0’;nsts0whenothers=>nsts0；endcase；endprocess;LOCKP:process(lockbeginiflock=’1'andlock’eventthenreg12<=addata；endifendprocess;rddata〈=reg12;clkinc<=lock;--（或者NOTLOCK,延后半个时钟endbehav;

8

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已知adram的口描述如下ENTITYadramISPORT（:INSTD_LOGIC_VECTOR（11DOWNTO0)；写入据wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0)；--入地址rdaddress：INSTD_LOGIC_VECTORDOWNTO0—读地址:INSTD_LOGIC:='1'；--使能q:OUTSTD_LOGIC_VECTOR(11DOWNTO--读出数)；ENDadram；试用例化语句对整个FPGA采控制模块进行VHDL描述9

(完)技与应用》期末试卷library；useieee.std_logic_1164.all;entitydacoisportclk，cntclr,status:instd_logic;addata：std_logic_vector(11downto0)；rdaddr:std_logic_vector(9downto0cs，ce,，k12_8：outstd_logic;rddata：outstd_logic_vectordownto0）)；enddaco;architectureoneofdacoiscomponentcontrolisportaddata:instd_logic_vector（11downto）;status,clk:instd_logic;cs，ce，a0,rc,k12_8,clkinc：outstd_logic；rddata：outstd_logic_vector(11downto）)endcomponent；componentaddr_cntisport（clkinc,cntclrstd_logic；wraddr：outstd