常用单元电路-JTAG

深研所新员工培训JTAGMPC860应用设计串口网口WDTJTAG热插拔JTAG简介（一）JTAG——JointTestActionGroup，联合测试行动组：合符合IEEESTD1149.1是边界扫描测试技术的一种应用是芯片制造商为开发者预留的在线仿真口JTAG简介（一）基本思想在靠近器件的每一个I/O管脚处增加一个移位寄存器单元和锁存器单元。在测试期间，这些寄存器单元用于控制输入管脚的状态，并读出输出管脚的状态。在正常工作期间，这些附加的移位寄存器单元不影响电路的工作。内部结构图IEEE1149.1标准分类：测试存取通道（TAP）TAP控制器指令寄存器（IR）测试数据寄存器（TDR）边界扫描硬件构成TAP构成（一）TAP包括五个专用管脚一般只用四个，/TRST可选/TRST－TestReset测试复位输入，异步复位TAP控制器为Test-Logic-Reset状态，低有效，不能用于初始化芯片内系统逻辑.TAP构成（二）TDI－TestDataInput测试数据输入在TCK的上升沿取样TDO－TestDataOutput测试数据输出，三态TCK下降沿发送TAP构成（三）TCK－TestClock，测试时钟输入TMS－TestModeSelect测试模式选择输入在TCK的上升沿取样补充说明非标准情况：TAP多EUM0/1脚,如TI/DSP:TMS320C6000。TAP多使能端，如PEB20320的65脚(TEST)，该管脚为高时，方可使能边界扫描功能。对于此类芯片，在设计时一定要按照芯片手册要求作处理，包括但是不限于进行上拉电阻或者下拉电阻处理。测试集成电路自身功能测试装配在印制板或者其他板面上的集成电路之间的互连性器件正常工作时对管脚状态进行控制，包括观测和修改管脚的状态。可编程器件的逻辑加载某些CPU和DSP器件的仿真和交互调试应用禁止拉死：即不可将JTAG五引脚直接与电源或地相连。禁止弃用某些芯片手册中有关于“whennotbeingused”情况的推荐接法，禁止使用推荐用法。每个引脚必须引出相应的测试点，以便ICT测试，可采用过孔或者插针方式。JTAG引脚接法总则（一）对可编程器件（如EPLD/CPLD/FPGA等）的JTAG接口以及其他多功能器件的JTAG接口，在设计时，原则上只用作测试和加载使用，不要复用为一般I/O，否则会给生产测试带来不便，不得已采用的特殊情况下必须保留测试的功能。JTAG引脚接法总则（二）特别注意对于XILINX公司的XC4000E/EX/XL/XLA、XC5200、Spartan、SpartanXL等系列的FPGA，如果要在逻辑加载后仍支持边界扫描功能，需要在逻辑设计中加入边界扫描功能模块。否则，芯片只在逻辑加载前支持边界扫描功能，在逻辑加载后不支持边界扫描功能。JTAG引脚接法总则（三）单器件JTAG引脚接法规定（一）TDI：建议上拉上拉阻值的选择可以参照具体器件手册如器件手册未明确，一般选取4.7K，但不能小于1K。TDO：无需上下拉悬空处理，但必须引出测试点对于fpga，设计中应避免将TDO脚作为I/O脚。单器件JTAG引脚接法规定（二）TMS：必须上拉上拉阻值的选择可以参照具体器件手册如器件手册未明确，一般选取4.7K，但不能小于1K。TCK：建议下拉首先参照器件手册确定TCK采用上拉或下拉；如器件手册未明确，须下拉，下拉电阻可选取1K。/TRST：如果有，须下拉，阻值为1K。补充说明如下：对于某些器件要求/TRST与上电复位引脚相连的情况，应充分考虑其工作的安全性，最好是断开，分别接上/下拉电阻。对于ALTERA公司的某些可编程器件，根据器件手册要求，可将/TRST管脚作上拉处理，以方便通过JTAG口进行逻辑的加载和在线编程。单器件JTAG引脚接法规定（三）JTAG测试口的初始态是testlogicreset状态。要进入其他状态必须满足状态机迁移要求。硬件设计必须防止它随机进入其他状态：将/TRST下拉，不是强行使TAP测试口进入testlogicreset状态，而是防止他的状态机在上电冲击或运行中从testlogicreset状态迁移出去。单器件JTAG引脚接法规定（四）单器件JTAG引脚接法规定（无）JTAG接口其他相关引脚处理（一）按照器件要求进行设计，一般用电阻上拉或者下拉处理，同时注意保证对器件其他功能无不良影响。如果只是单独的允许和禁止JTAG测试功能，则建议设计为允许。如果器件的BSDL文件中要求器件的某些管脚在进行JTAG接口测试时为特定的逻辑电平，则这些管脚的处理在设计时要严禁直接接电源或地。TI的部分DSP的JTAG引脚还有EMU0/1。EMU0/1功能：上拉时为正常工作和仿真调试状态下拉时为JTAG测试状态设计方法：两信号均做上拉处理，使JTAG接口无效。需要在JTAG测试时可以驱动其为低电平。JTAG接口其他相关引脚处理（二）例MPC750的BSDL文件中有：.......attributeCOMPLIANCE_PATTERNSofmpc750:entityis"(LSSD_MODE_L,L1_TSTCLK,L2_TSTCLK)(111)".......则此3个管脚在测试时需使能成“111”，设计中不能直接接地，此类器件有MPC750/MPC105。JTAG接口其他相关引脚处理（三）JTAG菊花链（一）TDI内部有上拉TDI内部无上拉JTAG菊花链（二）所有JTAG器件尽可能联成一条菊花链。同一条链上的JTAG接口电平必须匹配。菊花链上的上下拉阻值需要根据链上器件数目进行调整，具体可通过理论计算和实际测试确定。菊花链的接口插座一般采用2×5的插针连接器。菊花链设计原则（一）有些器件JTAG接口有特殊功能,包括：CPLD/FPGA可编程逻辑加载CPU/DSP等器件调试考虑编程及加载和调试等的方便及可靠性，JTAG接口要独立出来，不加入其他的菊花链中。可编程器件联成菊花链时，菊花链上器件的最多数目要遵守厂家手册的要求。菊花链设计原则（二）JTAG接口连接器插针信号顺序要求1:TCK3:TDO5:TMS7:TRST9:TDIGND:2VCC:4NC:6NC:8GND:10最新动态IEEE组织已经对IEEESTD1149.