s10时序逻辑电路

第10章

时序逻辑电路授课教师：季顺宁第10章时序逻辑电路

10.1触发器

10.2时序逻辑电路的一般分析方法10.3同步时序逻辑电路的设计方法10.4寄存器10.5计数器10.6555定时器和单稳态触发器10.1.1触发器的基本概念1、触发器的特点

(1)有两个稳定状态(简称稳态)，正好用来表示逻辑

0

和

1。(2)在输入信号作用下，触发器的两个稳定状态可相互转换(称为状态的翻转)。

(3)输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。

一个触发器可存储1位二进制数码10.1触发器

2、触发器的分类※

根据逻辑功能不同分为

：

RS

触发器、D触发器、JK触发器、T触发器、T触发器

※根据触发方式不同分为：

※根据电路结构不同分为：基本

RS

触发器、同步触发器、主从触发器、边沿触发器

电平触发器、边沿触发器、主从触发器

通常将能够存储1位二值信号的基本单元电路统称为触发器10.1.2基本RS触发器

一.电路结构及逻辑符号

由门电路组成的，它与组合逻辑电路的根本区别在于，电路中有反馈线，即门电路的输入、输出端交叉相连。QQSDRDG1G2QQSDRDSRSDRDQQQ=1，Q=0时，称为触发器的1状态，记为Q=1；Q=0，Q=1时，称为触发器的0状态，记为Q=0。RDSD置0端，也称复位端。

R即Reset

置1端，也称置位端。

S即Set

信号输入端互补输出端，正常工作时，它们的输出状态相反。

低电平有效

二.工作原理及逻辑功能

触发器置010QQ输出11100100RDSD

功能说明输入QQSDRDG1G201110触发器被置0二.工作原理及逻辑功能

QQSDRDG1G211100100RDSD功能说明输入QQ输出10011触发器被置1

触发器置010

触发器置101二.工作原理及逻辑功能

QQSDRDG1G211100100RDSD

功能说明输入QQ输出11

触发器置010

触发器置101

触发器保持原状态不变不变&&G2门输出G1门输出二.工作原理及逻辑功能QQSDRDG1G2

输出状态不定(禁用)不定11100100RDSD功能说明输入QQ输出

触发器置010触发器置101

触发器保持原状态不变不变0011

输出既非0状态，也非1状态。当RD和

SD同时由0变1时，输出状态可能为0，也可能为1，即输出状态不确定。因此，这种情况禁用。三.逻辑功能的特性表描述

（状态真值表）次态：

现态：指触发器在输入信号变化前的状态，用Qn

表示。指触发器在输入信号变化后的状态，用Qn+1表示。

触发器次态与输入信号和电路原有状态之间关系的真值表。基本RS触发器特性表的简化表示Qn11101010不定00Qn+1SDRD基本RS触发器真值表

注意

置0端和置1端低电平有效。禁用称约束条件00001×触发器状态不定0×1010100触发器置000101101触发器置1111110011触发器保持原状态不变说明Qn+1QnSDRD

输入

现态

次态三.逻辑功能的特性表描述

（状态真值表）波形分析举例解：[例]

设下图中触发器初始状态为

0，试对应输入波形画出

Q和

Q的波形。QQSDRDSRSDRD保持初态为0，故保持为0。置

0保持QQ置

1四、基本RS触发器的时序图(设初态为0）基本触发器的特点总结：（1）有两个互补的输出端，有两个稳定的状态0和1。（2）有复位、置位、保持原状态三种功能。（3）R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。（4）是电平直接控制的触发器。输入信号电平发生变化时，输出状态随着发生变化。优点：缺点：电路简单，是构成各种触发器的基础。2.输出受输入信号直接控制，即抗干扰性较低。1.有约束条件。

3.没有时钟脉冲控制。10.1.3同步RS触发器

基本RS触发器的触发方式（动作特点）：逻辑电平直接触发。（由输入信号直接控制）在实际工作中，要求触发器按统一的节拍进行状态更新。措施：

同步触发器（时钟触发器或钟控触发器）：要求只有在同步信号到达时，触发器的状态才能发生变化。而这个同步信号叫做时钟信号（时钟脉冲），用CP表示。

CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。同步触发器的状态更新时刻：受CP输入控制。触发器更新为何种状态：由触发输入信号决定。QQG1G2SRG3G4CPQ3Q4工作原理：

★CP=0时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。

★CP=1时，G3、G4解除封锁，将输入信号

R和S取非后送至基本

RS触发器的输入端。

0111一.电路结构与工作原理

基本

RS

触发器

增加了由时钟

CP

控制的门

G3、G4

可见，CP端相当于一个触发器使能端，为高电平有效，即低电平时保持不变，高电平时，R、S的变化才能反映到输出端。QQG1G2SRG3G4CPRDSD二.逻辑功能与逻辑符号

RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向；CP控制状态转换的时刻。001触发器保持原状态不变010101触发器保持原状态不变00101100触发器置00

11

11011触发器置1说明Qn+1QnS

RCP0011111111××××10001

1001触发器状态不定××

R、S信号高电平有效

QQ1SCI1RSRCP

RS功能Qn11001110不定00Qn+1SRCPQQSR1SCI1RRCPS解：[例]

试对应输入波形画出下图中

Q端波形（设触发器的原状态为0）。Q保持保持保持保持置零置1三、同步触发器存在的问题－－空翻现象

在一个时钟脉冲周期（CP=1）中，触发器发生多次翻转的现象叫做空翻。

RS触发器:由于在CP=1期间，G3、G4门为“开门”，都能接收R、S信号。所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能发生多次翻转。

为避免计数混乱，要求每来一个CP脉冲，触发器只发生一次翻转。时序电路中的存储器每个时钟周期其输出状态仅变化一次！同步

D触发器

（1）

电路结构DQQ1DDCICPCPDQn+1说明10101置0置10×Qn不变（3）逻辑功能表

称为D功能特点：Qn+1跟随D信号四、其他逻辑功能的触发器

（2）逻辑符号QQ1S1RCICPSR解：[例]

试对应输入波形画出下图中

Q端波形(设触发器初始状态为

0)。QQ1DDC1CPDCPQCP

=

0，同步触发器状态不变CP

=

1，同步

D

触发器次态跟随

D

信号为了克服CP=1期间输入控制电平不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边沿触发”。10.1.4边沿触发器优点：不仅克服了空翻现象，而且大大提高了抗干扰能力。逻辑符号CQCQ下降沿触发上升沿触发表示边沿触发器上升沿触发CP

D

Qn+1

0

XQn1

Qn0

0

1

1

边沿触发的D触发器功能表X1、D边沿触发器边沿D触发器的逻辑符号时序图QCPD12345例题1：已知CP和D的波形，试画出Q的波形。设初态Q=0。解：在波形图时，应注意以下两点：（1）触发器的触发翻转发生在CP的上升沿。（2）判断触发器次态的依据是CP上升沿时刻输入端D的状态。根据D触发器的功能表，可画出输出端Q的波形图。JK触发器的功能表

JKQn

Qn+1

X00001111X00110011

Qn01001110X01010101CPX动作特点：触发器只在时钟跳转时发生翻转，而且触发器的下一个状态仅由该时刻的输入状态决定。边沿JK触发器的逻辑符号表示下降沿有效的边沿触发器2、边沿JK触发器↓说明Qn+1KJCP保持Qn00置

0010翻转11置

1101保持Qn×××Qn称为JK功能，即

JK=00

时保持；

JK=11

时翻转；

J

K时

Qn+1值与J相同。时序图CPKJQ

保持T10.1.5触发器的逻辑功能及其描述

1、触发器逻辑功能的比较无约束，但功能少无约束，且功能强令J=K=T即可

D功能1

0Qn+110D

T功能

QnQnQn+110T

RS功能不定01

QnQn+111011000SR

JK功能

Qn10

QnQn+111011000KJ有约束（1）

RS触发器0000101010101011010110001111×0×1Qn+1QnSR①功能表同步RS触发器Qn+1的卡诺图RSQn0100

0111

10

×

×00

1

1

1

0②特性方程RS=0(约束条件)

特性方程指触发器次态与输入信号和电路原有状态之间的逻辑关系式。

2、触发器逻辑功能的描述方法功能表特性方程②特性方程Qn+1=D001101010011Qn+1QnD①功能表

00001111无约束（2）D触发器J

=1K=×

JK触发器Qn+1的卡诺图JKQn0100

0111

10

1

1

1

1

0

0

0

010011111110100110001110000K010100Qn+1QnJ①功能表

②特性方程无约束条件（3）JK触发器（4）T触发器②特性方程①功能表

101011110000Qn+1QnT3、不同逻辑功能间的相互转换1）JK

D2）JK

T

令J=D,K=D由Qn+1=JQn+KQn欲得Qn+1=DQQCPDC11J1KQQC11J1KTCP转换方法(1)

写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，得出给定触发器中输入信号的接法。……基本结构第6章一．时序逻辑电路的基本概念组合电路存储电路…………X1XiZ1Zj……Q1QrY1Yr输入信号输出信号存储电路的输出信号存储电路的输入信号返回10.2时序逻辑电路的一般分析方法这些信号之间的逻辑关系：其中：X=（X1,X2,…,Xi）；

Y=（Y1,Y2,…,Yr）；

Z=（Z1,Z2,…,Zj）；

Qn+1=（Q1,Q2,…,Qr）； 第6章输出方程驱动方程（或称激励方程）状态方程即：各触发器的输入信号方程分类第6章特点（2）具有反馈支路。米利型时序电路：其输出不仅与现态有关，而且还决定于电路当前的输入。根据输出分类穆尔型时序电路：其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。①（1）除含有组合电路外，还有存储电路，因而有记忆功能；第6章同步时序电路：各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。②异步时序电路：各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。根据时钟分类二者比较：同步时序电路的速度高于异步时序电路；同步时序电路的结构较异步时序电路复杂；时序逻辑电路功能的描述方法第6章时序电路的逻辑功能可用逻辑方程式、状态表、状态图、时序图、卡诺图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。（1）逻辑方程式包括输出方程驱动方程状态方程读法：处于现态Qn的时序电路，当输入为X时，该电路将进入输出为Z的次态Qn+1。第6章（2）状态表（也叫状态转换表）输入现态次输态出QnXQn+1/Z【表示方法1】如果将任何一组输入变量和电路初态的取值代入状态方程和输出方程，就可以算出电路的次态Qn+1和现态下的输出值Z；把得到的次态做为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。就这样继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。第6章【表示方法2】输入现态次态输出XQ1nQ0nQ1n+1Q0n+1Z★※※＃＃◆★＃＃▲▲◆★▲▲……◆………………在状态转换图中用圆圈表示电路的各个状态，用箭头表示状态转换的方向。同时，还在箭头旁注明了状态转换前的输入变量取值和输出值。通常把输入变量取值写在斜线以上，把输出值写在斜线以下。第6章（3）状态图（也叫状态转换图）比如：Q1Q0X/Z00010/01/10/11/0时序电路的分析步骤：二．时序逻辑电路的分析方法第6章返回电路图写方程（1）时钟方程（对异步时序电路而言）（2）各触发器的驱动方程（3）输出方程各触发器的状态方程状态图、状态表或时序图判断电路逻辑功能1234同步时序逻辑电路的分析举例例1：试分析如图的时序电路。第6章

ZQ1Q1Q2Q21JC11K1JC11K1JC11K&Q0Q0CPFF0FF1FF2返回①返回②返回③返回④①写方程式时钟方程：第6章输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：调题图②求状态方程JK触发器的特性方程：第6章将各触发器的驱动方程代入，即得电路的状态方程：③计算、列状态表00000101001110010111011100101110111100001010011000001100④画状态图、时序图状态图第6章时序图第6章有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。第6章⑤电路功能解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：（2）写出驱动方程：例2：试分析如图所示的时序逻辑电路。（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：输出方程简化为：由此作出状态表及状态图。1Q0Q000110/0/0/1X=0时的状态图（4）作状态转换表及状态图①当X=0时：触发器的次态方程简化为：由此作出状态表及状态图。将X=0与X=1的状态图合并起来得完整的状态图。1QQ0001001/1/0/0X=1时的状态图①当X=1时：触发器的次态方程简化为：输出方程简化为：（5）画时序波形图。根据状态表或状态图，

可画出在CP脉冲作用下电路的时序图。（6）逻辑功能分析：当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态（最大数）时，输出Z=1。所以该电路是一个可控的3进制计数器。0001100/00/00/11/11/01/0图5.2.5例5.2.1完整的状态图例3：试分析如图的时序电路。第6章Q0Q0CP

YQ1Q11TC11TC1&=1

X1FF0FF1①写方程式同步时序电路，时钟方程省去。第6章输出方程：输出与输入有关，为米利型时序电路。驱动方程：阶段性小结

时序逻辑电路通常由组合逻辑电路及存储电路两部分组成。其中存储电路能将电路的状态记忆下来，并和当前的输入信号一起决定电路的输出信号。这是时序逻辑电路在结构上的特点，这个特点决定了时序逻辑电路的逻辑功能，即时序逻辑电路在任一时刻的输出信号不仅和当时的输入信号有关，而且还与电路原来的状态有关。第6章

描述时序逻辑功能的方法由逻辑方程组（含驱动方程、状态方程和输出方程）、状态表、状态图和时序图，它们各具特色，各有所用，且可以相互转换。逻辑方程组是和具体时序电路直接对应的，状态表和状态图能给出时序电路的全部工作过程，时序图能更直观地显示电路的工作过程。为进行时序电路的分析和设计，应该熟练地掌握这几种描述方法。

就工作方式而言，时序电路可分为同步时序逻辑电路和异步时序逻辑电路两类。它们的主要区别是，在同步时序电路的存储电路中，所有触发器的CP端均受同一时钟脉冲源控制，而在异步时序电路中，各触发器CP端受不同的触发脉冲控制。第6章阶段性小结【续】

时序电路的分析是由给定的时序电路，写出逻辑方程组，列出状态表，画出状态图或时序图，指出电路逻辑功能的过程。1．同步时序逻辑电路的设计步骤（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。（1）根据设计要求，设定状态，导出对应状态图或状态表。（2）状态化简。消去多余的状态，得简化状态图（表）。（4）选择触发器的类型。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。一、同步时序逻辑电路的设计方法10.3同步时序逻辑电路的设计方法（2）状态分配，列状态转换编码表。(1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。2．同步计数器的设计举例例1

设计一个同步5进制加法计数器（3）选择触发器。选用JK触发器。（4）求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表，画出电路的次态卡诺图。根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图：（5）将各驱动方程与输出方程归纳如下：（6）画逻辑图。再画出输出卡诺图可得电路的输出方程：（7）检查能否自启动可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。利用逻辑分析的方法画出电路完整的状态图。3．一般时序逻辑电路的设计举例

典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。S0——初始状态或没有收到1时的状态；例2

设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。解：

（1）根据设计要求，设定状态:：S2——连续收到两个1后的状态；S1——收到一个1后的状态；S3——连续收到三个1（以及三个以上1）后的状态。

（3）状态化简。观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图:（2）根据题意可画出原始状态图：（4）状态分配。

该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的三个代码表示。本例取S0=00、S1=01、S2=11。（5）选择触发器。

本例选用2个D触发器。（6）求出状态方程、驱动方程和输出方程。列出D触发器的驱动表、画出电路的次态和输出卡诺图。由输出卡诺图可得电路的输出方程：00011011Qn→Qn+10101D

D触发器的驱动表

根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：由各驱动卡诺图可得电路的驱动方程：00011011Qn→Qn+10101D

D触发器的驱动表

000011××000×111×（7）画逻辑图。

根据驱动方程和输出方程，画出逻辑图。（8）检查能否自启动。(二)异步时序逻辑电路的设计方法

异步时序电路的设计比同步电路多一步，即求各触发器的时钟方程。（1）根据设计要求，设定7个状态S0～S6。进行状态编码后，列出状态转换表。例3

设计一个异步7进制加法计数器.状态转换顺序现态次态进位输出Q2n

Q1n

Q0n

Q2n+1

Q1n+1

Q0n+1

YS0S1S2S3S4S5S60000010100111001011100010100111001011100000000001（2）选择触发器。本例选用下降沿触发的JK触发器。（3）求各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原则是：①触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。②触发器状态不需翻转时，“多余的”时钟信号越少越好。画出7进制计数器的时序图：根据上述原则，选：（4）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和JK触发器的驱动表：由次态卡诺图和触发器的驱动表求驱动方程：00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

×1××××××××××××1×00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

×0×11×0××××101××1××11××0×11××1××（5）画逻辑图。

将各驱动方程归纳如下：再画出输出卡诺图，000000×1得电路的输出方程：用逻辑分析的方法画出电路完整的状态图：（6）检查能否自启动。可见，当电路进入无效状态111时，在CP脉冲作用下可进入有效状态000。所以电路能够自启动。阶段性小结时序逻辑电路的分析和设计是两个相反的过程。时序电路的分析是给定时序电路，要求经过分析最终指出电路逻辑功能。而时序电路的设计是根据要求实现的逻辑功能，作出原始状态图或原始状态表，然后进行状态化简（状态合并）和状态编码（状态分配），再求出所选触发器的驱动方程、时序电路的状态方程和输出方程，最后画出设计好的逻辑电路图的过程。其中画出正确的原始状态图或原始状态表是关键的一步，是后面几个设计步骤的基础，所以做这一步时我们要遵循的原则是“宁多勿漏”。即使是用可编程逻辑器件来设计时序电路，这一步也是不可缺少的。第6章10.4计数器一、计数器的概述在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器也称分频器。利用分频器，可以得到各种频率的脉冲信号。数字系统经常需要各种频率的脉冲信号，因此需要各种各样的计数器。计数器——用以统计输入脉冲CP个数的电路。4位二进制数:Q3Q2Q1Q0位数:3210权重:84218421码相当于十进制数:8Q3+4Q2+2Q1+1Q0

例:Q3Q2Q1Q0=1010B=8×1+4×

0+2×

1+1×

0=10DB代表二进制数

(Binary)D代表十进制数

(Decimal)1、二进制计数器（1）4位集成二进制同步加法计数器74LS161异步清零端，低电平有效同步置数端，低电平有效控制输入端，高电平有效

进位输出端74LS161逻辑功能表CTPCTTCPQ3Q2Q1Q001111×0111××0×1×××01×××

0000D3D2D1D0Q3Q2Q1Q0Q3Q2Q1Q0

加法计数

①当复位端时，输出Q3Q2Q1Q0全为零，实现异步清零功能。功能分析：②当，预置数控制端，并且在CP↑时，Q3Q2Q1Q0=D3D2D1D0，实现同步预置数功能。③当且时，输出Q3Q2Q1Q0保持不变。④当且在CP↑时，计数器才开始加法计数，实现计数功能。电路为四位二进制加法计数器。在CP脉冲作用下，电路按自然二进制递加，即由0000→0001→…→1111。当计到1111时，进位输出端CO送出进位信号，即CO=Q3Q2Q1Q0=1。十进制数用0~9十个数字表示,而数字电路中使用二进制,所以须用二进制数给十进制数编码2、十进制计数器编码方法:用4位二进制数表示1位十进制数,

称为二—十进制编码,又称BCD码

(BCD—BinaryCodedDecimal)

二进制数用8421码十进制数:用0~9共十个数字表示所以,用十个4位二进制数表示0~9（1）集成十进制同步加法计数器

集成十进制同步加法计数器74LS160的引脚排列图、逻辑功能示意图与74LS161相同。与74161相比，(1)74LS160是十进制计数器；（2）注意74LS160在计数时CO=Q3Q0

74LS16074LS1603、N进制计数器用清零端或置数端归零构成N进制计数器

利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法：（1）反馈清零法清零法适用于具有清零端的集成计数器。基本思路：计数器从全“0”状态S0开始计数，计满N个状态后产生清“0”信号，使计数器恢复到初态S0。①异步清零计数器：当计数到SN状态时，产生清“0”信号。②同步清零计数器：当计数到SN-1状态时，产生清“0”信号。74161例1：用集成计数器74LS161和与非门组成6进制计数器。异步置00110

“161”为异步置

0，即只要置

0端出现有效电平，计数器立刻置零。因此，应在输入第

6

个

CP脉冲

后，用S6=0110作为控制信号去控制电路，产生置零信号加到异步置

0端，使计数器立即置

0。（2）反馈置数法置数法适用于具有预置端的集成计数器。置0法原理置数法原理

当输入第N

个计数脉冲时，利用置0功能对计数器进行置0操作，强迫计数器进入计数循环，从而实现N进制计数。这种计数器的起始状态值必须是零。

当输入第N

个计数脉冲时，利用置数功能对计数器进行置数操作，强迫计数器进入计数循环，从而实现N进制计数。这种计数器的起始状态值就是置入的数，可以是零，也可以非零，因此应用更灵活。例2：用集成计数器74161和与非门组成的7进制计数器。同步置数00000001001000110100010101100110000074161例3：用集成计数器74161和与非门实现从2-6的5进制计数器。同步置数011000107416100100011010001010110Q3Q2Q1Q0LD同步清零。没有过渡态。SM＝S12＝1100SM-1＝S11＝1011用74161实现十二进制计数器。利用集成计数器的置0或置数功能通过反馈控制可构成N

进制计数器。反馈法构成N

进制计数器总结反馈置0法和反馈置数法的主要不同是：反馈置0法将反馈控制信号加至置0端；而反馈置数法则将反馈控制信号加至置数端，且必须给置数输入端加上计数起始状态值。设计时，应弄清置0或置数功能是同步还是异步的，同步则反馈控制信号取自SN-1；异步则反馈控制信号取自SN

。(3)计数器级联1）整体清“0”法或整体置数法2）分解法基本思路：将M=M1×M2×…Mn，其中M1、M2、…Mn均不大于N，则用n片计数器分别组成M1、M2、…Mn进制的计数器，然后级联即可构成M进制计数器。基本思路：先将n片计数器级联组成Nn（Nn>M）进制计数器，计满M个状态后，采用整体清“0”或整体置数法实现M进制计数器。集成计数器的级联1）异步级联：用前一级计数器的输出作为后一级计数器的时钟信号。2）同步级联：外加时钟信号同时接到各片的时钟输入端。必须使用多片N进制计数器构成M进制计数器。各片之间的连接方式：串行进位、并行进位。若M可以分解为两个小于N的因数相乘即：

M=N1×N2可采用串行进位或并行进位方式。串行进位：低位片进位输出信号作为高位片时钟信号。并行进位：低位片进位输出信号作为高位片计数使能信号。(3)计数器级联（M>N

的情况）进位输出[例]:试用两片同步十进制计数器74160

接成百进制计数器。解：M=100，N1=N2=10将两片74160按并行进位方式连接。74160与74161的管脚排布相同，同样为异步清零和同步置数74160为同步十进制计数器。计数输入74160(1)74160(2)74160(1)计数输入174160(2)将两片74160按串行进位方式连接两片74160的P和T恒为1，都工作在计数状态。但这种接法下两片74160不是同步工作的。在N1、N2

不等于N时，可以先将两个N

进制计数器，分别接成N1

进制计数器和N2

进制计数器，然后再以并行进位方式将它们连接起来。当M为大于N的素数时，不能分解为N1和N2，必须采取整体置零或整体置数方式。整体置零：首先将两片N进制计数器按最简单的方式，接成一个大于M的计数器（如N*N进制），然后从M状态译出异步置零信号，将两片N进制计数器同时置零，基本原理和M<N

时置零法一样。整体置数：基本原理和M<N

时置数法类似。例：试用两片74160实现54进制计数器。解：M=54，74160是具有异步清零、同步置数的十进制计数器。①整体置数法计数：0～53。5301010011Q3Q2Q1Q0②分解法M=54=6×9，用两片74160分别构成六进制和九进制，然后级联即可。六进制九进制本节小结计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成M进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。10.3寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。

移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。

串行输入－串行输出

串行输入－并行输出

并行输入－串行输出

并行输入－并行输出FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出10.3.1数码寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：并行输出并行输入10.3.2移位寄存器1、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：波形图12345678CP10111100111DIQ0Q1Q2Q3并行输出串行输出并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。10.3.3集成双向移位寄存器74LS194由74LS194构成的能自启动的4位环形计数器状态图0111101111011110Q0Q1Q2Q3时序图2、扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。用74194构成的扭环形计数器

0010100101001010110101101011010100001000110011101111011100110001寄存器的应用1．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。2.于统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。4．寄存器也是一种常用的时序逻辑器件。寄存器分为数码寄存器和移位寄存器两种。3．用已有的M进制集成计数器