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文档简介

6.5若干典型的时序逻辑集成电路6.5.1寄存器和移位寄存器6.5.2计数器6.5若干典型的时序逻辑集成电路1、寄存器6.5.1寄存器和移位寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。

一个触发器能存储1位二进制代码,存储n位二进制代码的寄存器需要用n个触发器组成。寄存器实际上是若干触发器的集合。8位CMOS寄存器74HC374脉冲边沿敏感的寄存器8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74LV374高阻HH↑H高阻LL↑H存入数据,禁止输出HH↑L对应内部触发器的状态LL↑L存入和读出数据Q0~Q7DNCP输出内部触发器输入工作模式2、移位寄存器移位寄存器是既能寄存数码,又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分单向移位寄存器双向移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能右移位寄存器(1)基本移位寄存器(a)电路串行数据输入端串行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn22、写出激励方程:3、写出状态方程:(b).工作原理D2=Qn1D0D2D1D3

10

11

01

10

11

000

00

00

00FF0FF1FF2FF31CP后2CP后3CP后4CP后1101

1Q0n+1=DSIQ1n+1=Q0nQ2n+1=Qn1Q3n+1=Qn21011DSI=11010000,从高位开始输入

经过4个CP脉冲作用后,从DS端串行输入的数码就可以从Q0Q1Q2Q3并行输出。串入并出

经过7个CP脉冲作用后,从DSI端串行输入的数码就可以从DO端串行输出。串入串出(2)典型集成电路内部逻辑图8位移位寄存器74HC/HCT1642.多功能双向移位寄存器多功能移位寄存器工作模式简图(1)工作原理高位移向低位----左移低位移向高位----右移实现多种功能双向移位寄存器的一种方案(仅以FFm为例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不变低位移向高位(2)典型集成电路CMOS4位双向移位寄存器74HC/HCT19474HCT194的功能表

7D3D2D1D0DI3*DI2*DI1*DI0*↑××HHH6H××××↑H×LHH5L××××↑L×LHH4H××××↑×HHLH3L××××↑×LHLH2×××××××LLH1LLLL×××××××××LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入控制信号清零输出输入2、计数器的分类按脉冲输入方式,分为同步和异步计数器按进位体制,分为二进制、十进制和任意进制计数器按逻辑功能,分为加法、减法和可逆计数器概述1、计数器的逻辑功能

计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。6.5.2计数器同步计数器异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器

十进制计数器

任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器

十进制计数器

任意进制计数器…………(1)异步二进制计数器---4位异步二进制加法计数器①工作原理1、二进制计数器结论:

计数器的功能:不仅可以计数也可作为分频器。如考虑每个触发器都有1tpd的延时,电路会出现什么问题?异步计数脉冲的最小周期Tmin=ntpd。(n为位数)

②典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在5V、25℃工作条件下,74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。74HC/HCT393的逻辑符号Q0在每个CP都翻转一次Q1仅在Q0=1后的下一个CP到来时翻转FF0可采用T=1的T触发器FF1可采用T=Q0的T触发器Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T=Q0Q1T的触发器Q2仅在Q0=Q1=1后的下一个CP到来时翻转FF3可采用T=Q0Q1Q2T的触发器4位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出电路状态计数顺序(2)二进制同步加计数器4位二进制同步加计数器逻辑图CE=0保持不变CE=1计数4位二进制同步加计数器时序图

(2)典型集成计数器74LVC1612选1数据选择器(2)时序图TC=CET•Q3Q2Q1Q074LVC161逻辑功能表输入输出清零预置使能时钟预置数据输入计数进位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持*HHHH↑××××计数*CR的作用?PE的作用?例6.5.1试用74LVC161构成模216的同步二进制计数器。1.异步二-十进制计数器将图中电路按以下两种方式连接:试分析它们的逻辑输出状态。接计数脉冲信号,将Q0与相连;(1)接计数脉冲信号,将Q3与相连(2)两种连接方式的状态表计数顺序连接方式1(8421码)连接方式2(5421码)Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100

2.用集成计数器构成任意进制计数器

例用74LVC161构成九进制加计数器。解:九进制计数器应有9个状态,而74LVC161在计数过程中有16个状态。如果设法跳过多余的7个状态,则可实现模9计数器。(1)反馈清零法

(2)反馈置数法

(1)工作原理置初态Q3Q2Q1Q0=0001,

①基本环形计数器状态图3.环形计数器第一个CP:Q3Q2Q1Q0=0010,

第二个CP:Q3Q2Q1Q0=0100,

第三个CP:Q3Q2Q1Q0=1000,

第四个CP:Q3Q2Q1Q0=0001,

第五个CP:Q3Q2Q1Q0=0010,

a、电路②扭环形计数器b、状态表状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、状态图置初态Q3Q2Q1Q0=0001,

状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000译码电路简单,且不会出现竞争冒险6.7

时序可编程通用阵列逻辑器件(GAL)2、输出结构类型太多,给设计和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元(OLMC)通过编程可将OLMC设置成不同的工作状态,即一片GAL便可实现PAL的5种输出工作模式。器件的通用性强;

GAL的优点:1、由于采用的是双极型熔丝工艺,一旦编程后不能修改;

PAL的不足:1、采用电可擦除的E2CMOS工艺可以多次编程;3、GAL工作速度快,功耗小6.7.1时序可编程逻辑器件中的宏单元1.通用阵列逻辑(GAL)在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程,对宏单元的内部电路进行不同模式的组合,从而使输出功能具有一定的灵活性和通用性。6.7.2时序可编程逻辑器件的主要类型2.复杂可编程逻辑器件(CPLD)集成了多个逻辑单元块,每个逻辑块就相当于一个GAL器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源,实现它们之间的信息交换,也可以与周围的I/O模块相连,实现与芯片外部交换信息。3.现场可编程门阵列(FPGA)芯片内部主要由许多不同功能的可编程逻辑模块组成,靠纵横交错的分布式可编程互联线连接起来,可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能,并且具有更高的集成密度和应用灵活性在软件上,亦有相应的操作系统配套。这样,可使整个数字系统(包括软、硬件系统)都在单个芯片上运行,即所谓的SOC技术。可编程与阵列(32X64位)2、GAL举例——GAL16V8的电路结构图8个输入缓冲器2~98个反馈/输入缓冲器8个三态输出缓冲器12~198个输出逻辑宏单元OLMC输出使能缓冲器

GAL的电路结构与PAL类似,由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成,但GAL的输出端增设了可编程的的输出逻辑宏单元(OLMC)。通过编程可将OLMC设置为不同的工作状态,可实现PAL的所有输出结构,产生组合、时序逻辑电路输出。数据选择器乘积项数据选择器(2选1)输出数据选择器(2选1)三态数据选择器(4选1)反馈数据选择器(4选1)4个数据选择器:用不同的控制字实现不同的输出电路结构形式乘积项数据选择器:根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在G1的输出为1时,第一乘积项是或门的一个输入端。乘积项数据选择器(2选1)OMUX:根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式输出数据选择器(2选1)——OMUX三态数据选择器(4选1)

三态数据选择器受AC0和AC1(n)的控制,用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。工作AC0AC1(n)TX(输出)01地电平00VCC10OE11第一乘积项工作高阻OE=1,工作OE=0,高阻1,工作0,高阻三态缓冲器的工作状态FMUX:根据AC0和AC1(n)的不同编码,使反向传输的电信号

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