第七章PSoC编程和调试接口功能

第7章PSoC编程和调试接口

Chapter7ProgrammingandDebugInterfaceofPSoC3/5PSoC编程和调试接口

--前言本章主要介绍PSoC3/5的编程和调试接口功能，其内容主要包括：测试控制器的模块结构和连接器接口；JTAG和SWD接口的工作原理；PSoC3/5的JTAG和SWD接口的工作原理；8051的片上调试模块（DoC）；Cortex-M3的调试和跟踪模块；非易失性存储器的编程。测试控制器

--测试控制器模块结构PSoC3/5结构包括一个测试控制器，主要用于下面的目的：用于边界扫描测试访问I/O引脚；通过PSoC3的片上调试DoC模块或者PSoC5Cortex-M3调试访问端口（DebugAccessPort，DAP）(用于功能测试，设备编程和程序调试)来访问芯片的存储器和寄存器。测试控制器

--测试控制器模块结构测试控制器通过边界扫描端口（JointTestActionGroup，JTAG）或者串行调试（SerialWireDebug，SWD）接口连接到片外设备。测试控制器包含下面的特性：支持到调试主机的JTAG或者SWD接口；SWD接口可以使用GPIO或者USB引脚；支持边界扫描IEEE标准1149.1-2001“TestAccessPortandBoundary-ScanArchitecture”；支持额外的JTAG指令/寄存器，用于访问芯片的剩余部分；与PSoC3/5的调试模块接口用于访问芯片的剩余部分用于编程和调试操作；测试控制器

--测试控制器模块结构如下图，PSoC3测试控制器将JTAG或者SWD访问转换成DoC模块内寄存器的访问。图PSoC3测试控制器模块图测试控制器

--测试控制器模块结构如下图，在某些JTAG指令下，JTAG或者SWD信号简单的传送到ARM的DAP端口。图PSoC5测试控制器模块图测试控制器

--连接器接口1．5针连接器如下图所示，5针连接器配置成单排，每针之间间隔为100mil。图5针连接器测试控制器

--连接器接口2．10针连接器如下图所示，10针连接器配置成双排，每针之间间隔为50mil。图10针连接器测试控制器

--连接器接口表不同通信协议的引脚分配协议信号5针10针ISSPSCLK4SDAT5XRES3JTAGTMS2TCK4TDO6TDI8XRES10SWD/SWVSDIO52SCK44SWV6XRES310I2CSCK4SDA5JTAG与SWD接口的工作原理

--JTAG工作原理为了应对IC芯片日益增加的高引脚密度，联合行动测试小组（JointTestActionGroup，JTAG）提供了一个用于测试电路板的方法，这个方法就是通过一个独立的测试接口来控制IC的引脚（和读取它们的值）。这个解决方案就是后来的IEEE1149.1-2001标准，这个标准基于一个概念，即使用一个布线贯穿所有IC引脚的移位寄存器（这也叫做边界扫描）。每个引脚上都有一个边界扫描单元。在PSoC3/5中，大部分的GPIO和SIO端口引脚都有边界扫描单元。JTAG与SWD接口的工作原理

--JTAG工作原理用于控制边界扫描单元值的接口叫做测试访问端口（TestAccessPort，TAP），也就是经常所说的JTAG接口。JTAG接口由：测试数据输入（TDI）；测试数据输出（TDO）；测试模式选择(TMS)；测试时钟信号（TCK）和其它信号构成。下图给出了JTAG连接多个IC芯片的结构。JTAG与SWD接口的工作原理

--JTAG工作原理下图给出了JTAG接口的内部结构。

图JTAG内部结构JTAG与SWD接口的工作原理

--JTAG工作原理如下图，TMS信号控制TAP的状态机，状态机控制哪个寄存器（包括边界扫描通路）在TDI-TDO移位通路上。图TAP状态机JTAG与SWD接口的工作原理

--JTAG工作原理其中：1）ir：是指令寄存器；2）dr：其它寄存器中的一个（包括边界扫描路径），由指令寄存器的内容确定；3）capture：将dr寄存器的内容传输到移位寄存器中，然后移出TDO；4）update：传输移位寄存器的内容，从TDI移入到一个dr；JTAG与SWD接口的工作原理

--JTAG工作原理TAP内的寄存器包含：1）Instruction：2-4位宽，存放当前指令，该指令定义了在TDI-TDO移位通道上的数据寄存器，引起设备被旁路用于JTAG模式；2）Bypass：1位宽度，TDI和TDO直接连接；3）ID：32位宽，用于读JTAG的制造商/芯片的ID号；4）BoundaryScanPath（BSR）：宽度等于I/O引脚（有边界扫描单元）的数量，用于设置或者读写这些I/O引脚的状态；JTAG与SWD接口的工作原理

--JTAG工作原理在IEEE1149中，给出了标准的指令集：1）EXTEST：该指令将使得TDI和TDO连接到边界扫描通路上（BSR），芯片将从普通操作模式改变为测试模式。芯片引脚的状态可以使用capturedr的JTAG状态进行采样，使用updatadr状态新的值可以用于芯片引脚上。JTAG与SWD接口的工作原理

--JTAG工作原理2）SAMPLE：该指令将使得TDI和TDO连接到边界扫描通路上（BSR），但是芯片仍然处于普通操作模式。使用该指令，BSR可以使用capturedr的JTAG状态进行读取，对进入的功能数据进行采样，然后移出芯片。3）PERLOAD：该指令将使得TDI和TDO连接到边界扫描通路上（BSR），但是芯片仍然处于普通操作模式。该指令用于在加载EXTEST指令前，预加载测试数据到BSR。JTAG与SWD接口的工作原理

--JTAG工作原理下面给出了可选的指令：1）IDCODE：该指令使得TDI和TDO线连接到IDCODE寄存器。2）INTEST：该指令将使得TDI和TDO连接到边界扫描通路上（BSR）。当EXTEST指令允许访问芯片引脚时，INTEST能访问芯片内核逻辑的信号。JTAG与SWD接口的工作原理

--SWD工作原理SWD接口是由ARM公司开发出来的，目的是减少调试接口所使用的引脚数。SWD接口使用两个信号线：双向的数据线（SWDIO）和用于数据线的时钟信号（SWDCK）。JTAG与SWD接口的工作原理

--SWD工作原理SWD的每个数据传输由2/3个周期组成：1）包请求（PacketRequest）：外部主机调试器向目标设备发送一个包请求信号；2）确认响应（AcknowledgeResponse）：目标设备向主机发送一个响应信号；3）数据（Data）：当包请求跟一个确认响应后，传输数据：目标设备到主机-读请求后为-RDATA；主机到目标设备-写请求后为-WDATA；JTAG与SWD接口的工作原理

--SWD工作原理下图给出了一个SWD写时序图。图SWD写JTAG与SWD接口的工作原理

--SWD工作原理下图给出了一个SWD读时序图。

图SWD读JTAG与SWD接口的工作原理

--SWD工作原理下面对SWD的读/写序列进行介绍：

1）开始位（逻辑‘1’）初始化传输；2）APnDP位确定传输是一个访问端口访问（逻辑‘1’），还是一个调试端口访问（逻辑‘0’）。3）下一比特为RnW，‘1’表示从设备读；‘0’表示设备写；4）ADD为寄存器选择位，用于选择访问端口或者调试端口；JTAG与SWD接口的工作原理

--SWD工作原理5）Parity位是对APnDP，RnW和ADDR的奇偶校验位。如果这些位域的逻辑‘1’的个数为奇数，则该位为‘1’；否则为‘0’。如果奇偶位不正确，忽略头部（header），没有ACK响应；当主机检测到头部被忽略，在进行另外一次传输时，必须等待一个完整的读传输时间。6）停止位为逻辑‘0’；7）Park：该位不是由主机驱动，SWD接口将信号线拉高，设备（芯片）读取该位为逻辑‘1’；8）ACK：为设备到主机的响应。表7.2给出了可能的值。JTAG与SWD接口的工作原理

--SWD工作原理9）地址，ACK和读/写数据总是从最低位开始传输。SWD接口在50多个时钟周期复位，此时SWDIO为高。表SWD接口可能的ACK位值ACKCode意义100OK-承认头部，后面跟着数据；010WAIT-以前的传输仍然正在被处理，主机应该重试；001FAULT-在调试端口控制/状态寄存器设置的一个默认标志。JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理

1．时钟JTAG接口的TCK时钟和SWD接口的SWDCLK时钟共享芯片的P1[1]引脚（一个可替换的SWDCK时钟能输入到USBD-引脚，P15[7]）。时钟频率在1MHz和CPU_CLK/2或者25MHz。

2．PSoC3/5的JTAG指令PSoC3/5JTAG接口与IEEE1149.1-2001规范兼容，同时提供了额外的指令。指令寄存器为4比特宽度。下表给出了PSoC3/5额外的JTAG指令。JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理表PSoC3/5额外的JTAG指令位代码指令PSoC3/5功能1111BYPASS参考IEEE1149.1-20011110IDCODE参考IEEE1149.1-20010010SAMPLE/PRELOAD参考IEEE1149.1-20010000EXTEST参考IEEE1149.1-20010100INTEST与EXTEST一样JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理位代码指令PSoC3/5功能0101CLASMP将TDI和TDO连接到BYPASS寄存器，设置引脚到边界扫描寄存器的当前内容1010DPACC连接TDI和TDO到DP/AP寄存器，用于访问调试端口寄存器1011APACC连接TDI和TDO到DP/AP寄存器，用于访问访问端口寄存器1000ABORT只存在PSoC5，退出当前的AP访问指令。连接TDI和TDO到DP/AP寄存器，1100SLEEP通知PSoC3/5电源管理器，如果必要的话，切断测试控制器TC的电源。如果不设置该指令，则不能进入SLEEP。JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理3．DP/AP访问寄存器PSoC3/5有一个35位宽的DP/AP访问寄存器，该寄存器用于在JTAG/SWD接口和调试/访问端口寄存器之间进行数据传输。SWD直接读/写DP/AP寄存器；JTAG使用DPACC和APACC指令读/写DP/AP寄存器。在JTAGupdatadr状态或者从SWD接口写到寄存器，下表给出了DP/AP寄存器的结构。表DP/AP寄存器的结构DATAIN[31:0]A[3:2]（访问端口/调试端口的地址）RnWJTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理注：1）[34:3]位：32个数据位，如果端口寄存器小于32位宽度，只传输最低的N（位宽度）比特。2）[2:1]位：2位地址位，用于调试和访问端口寄存器的选择，在PSoC5中，该位域传输到所选寄存器的[3:2]，[1:0]总是0；3）[0]位：‘1’读，‘0’写；JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理在JTAGcapturedr状态下或者从SWD接口读数据时，下表给出了读寄存器的格式。

表读寄存器的格式ReadResult[31:0]ACK[2:0]1）[34:3]位：32位数据，如果端口寄存器小于32位宽度，只传输最低的N（位宽度）比特。2）[2:0]位：ACK确认符-取决于接口，下表给出了JTAG/SWD接口的ACK响应。表JTAG/SWD接口的ACK响应ACKJTAGSWDOK010001WAIT001010JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理4．JTAG/SWD地址（PSoC3）在PSoC3结构中，JTAG/SWD接口所传输的两位地址，用来访问调试端口，访问端口和I/O代码寄存器。下表给出了JTAG/SWD地址。表JTAG/SWD地址地址DPACC（APnDP=0）APACC(APnDP=1)00IDCODE（只有SWD）-01DBGPRT_CFGTRNS_ADDR10--11-DATA_RWJTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理5．调试端口和访问端口寄存器(PSoC3)下表给出来的寄存器都是可读/写的，除了DBGPRT_CFG寄存器的第7位。表调试端口和访问端口寄存器名字指令（AP/DP）地址（选择寄存器）大小(比特)功能DBGPRT_CFGDPACC018调试端口配置寄存器-传输大小(8,16,32),自动递增TRNS_ADDR，检测/清除写错误TRNS_ADDRAPACC0124传输地址DATA_RWAPACC1132数据写入/读出从在TRNS_ADDR的地址JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理

6．PSoC3寄存器访问实例下面给出使用JTAG或者SWD接口访问8051xdata空间的方法。假设地址的值为0xADD8E5。1）使用JTAG写地址值到TRNS_ADDR寄存器，调试主机必须：将APACC指令移入到指令寄存器；移动0（写），后面跟“01”（选择访问端口寄存器），后面跟0x00ADD8E5，到35位的DP/AP寄存器；进入JTAGupdatedr状态；JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理2）使用SWD写地址值到TRNS_ADDR寄存器，调试主机必须：发送一个请求包，APnDP=1，RnW=0，ADDR=01；得到来自PSoC3的ACK响应；在数据周期，发送0x00ADD8E5。3）写值0xDA到地址0x00ADD8E5：类似前面步骤，写0x00ADD8E5到TRNS_ADDR寄存器；类似前面步骤，写0x000000DA到DATA_RW寄存器（地址为11，而不是01）；测试控制器初始化写传输请求到PSoC3；JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理4）从地址0x00ADD8E5读数：类似前面步骤，写0x00ADD8E5到TRNS_ADDR寄存器；类似前面步骤，读DATA_RW寄存器（地址为11，而不是01，RnW=’1’）；测试控制器初始化读传输请求到PSoC3，从DATA_RW读取的数是无效的；等待至少5个TCK/SWDCK时钟周期，避免WAIT响应；再读DATA_RW寄存器。数据现在是有效的。JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理7．调式端口和访问端口寄存器（PSoC5）下表列出的寄存器是ARMCortex-M3调试访问端口（DebugAccessPort，DAP）的一部分。在PSoC5中，DAP由SWD/JTAG调试端口SWJ-DP和AHB访问端口AHB-AP构成。JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理表调试端口和访问端口寄存器（PSoC5）名字指令（AP/DP）地址（选择寄存器）功能DPCTRL/STATDPACC01调试端口控制/状态寄存器SELECTDPACC10访问端口选择RDBUFF（只SWD）DPACC11返回最后AP读访问的结果，不需要启动新的AP访问操作APControlStatusAPACC00(SELECT[7:4]=0)AHB-AP控制状态寄存器APTransferAddressAPACC01(SELECT[7:4]=0)AHB-AP传输地址寄存器JTAG与SWD接口的工作原理

--PSoC3/5的JTAG和SWD接口的工作原理名字指令（AP/DP）地址（选择寄存器）功能APDataRead/WriteAPACC11(SELECT[7:4]=0)AHB-AP数据读/写寄存器APBankedData0APACC00(SELECT[7:4]=1)AHB-AP分组（banked）数据寄存器APBankedData1APACC01(SELECT[7:4]=1)AHB-AP分组（banked）数据寄存器APBankedData2APACC10(SELECT[7:4]=1)AHB-AP分组（banked）数据寄存器APBankedData3APACC11(SELECT[7:4]=1)AHB-AP分组（banked）数据寄存器APDebugROMAddressAPACC10(SELECT[7:4]=0xF)AHB-AP调试ROM地址寄存器（只读）APIdentificationRegisterAPACC11(SELECT[7:4]=0xF)AHB-APID寄存器（只读）8051片上调试

--片上调试模块及特点下图给出了8051的片上调试器模块结构图。

图8051片上调试模块结构

8051片上调试

--片上调试模块及特点DOC能接管8051CPU，并且使用PHUB接口访问任何CPU可以访问的地址。该模块的特点主要有：通过JTAG/SWD访问的TC接口；访问CPU的内部存储器和SFR，程序计数器PC；CPU停止；CPU单步；8个程序地址断点；1个存储器访问断点；看门狗触发断点；断点链接；8051片上调试

--片上调试模块及特点跟踪CPU指令执行：跟踪CPU的程序计数器PC，ACC和CPU内部存储器或SFR的一个字节；2048个指令跟踪缓冲区（如果只跟踪PC）1024个指令跟踪缓冲区（如果跟踪PC，ACC和CPU内部存储器或SFR的一个字节）；连续，触发或者窗口模式；当跟踪缓冲区满时，CPU停止或者覆盖以前的值；当不跟踪时，跟踪缓冲区作为普通SRAM；8051片上调试

--片上调试模块及特点SWV具有下面的特点：32个激励端口寄存器；简单，高效封装和串行化协议；两针输出模式，UART或者曼彻斯特编码方式；8051片上调试

--串行线察看器

除了DoC外，PSoC还包括一个串行线察看器模块（SerialWireViewer，SWV）。SWV允许目标驻留代码将诊断信息通过单线传送到外部。使用例子包括数据监视，察看OS任务切换，Printf调试和调用图形化性能统计和分析（profiling）。SWD输出通过TC到SWV引脚。SWV和JTAGTDO信号共享一个引脚。连接引脚到SWV，设置SWD模式，NV锁存位在复位时，决定JTAG/SWD接口引脚的状态。8051片上调试

--串行线察看器SWV是由两个CoreSightTM元件组成（ARM开发的），这两个元件为仪器跟踪宏单元（InstrumentationTraceMacrocell，ITM）和串行线输出（SerialWireOutput，SWO）。这些元件有多个数据、控制和状态寄存器。1）曼彻斯特编码在该协议下，SWV输出最多8个字节，前面和后面分别为起始位和停止位。下表给出了曼彻斯特编码数据序列。表曼彻斯特编码数据序列STDATA（1-8字节）SP8051片上调试

--串行线察看器下表给出了曼彻斯特引脚协议编码。表曼彻斯特引脚协议编码引脚逻辑0逻辑1Idle状态有效数据TRACESWO低到高（01）高到低（10）低（00）开始位：逻辑‘1’停止位：逻辑‘0’8051片上调试

--串行线察看器下图给出了使用曼彻斯特编码传输数据序列的图。图使用曼彻斯特编码传输数据序列8051片上调试

--串行线察看器2）UART编码下图给出了UART的编码序列。

下表给出了UART的编码。

图UART的编码序列引脚逻辑0逻辑1Idle状态有效数据TRACESWO低高高起始位‘0’8个数据位。停止位‘1’表UART引脚协议编码8051片上调试

--串行线察看器下表给出了SWV寄存器的列表表SWV寄存器寄存器大小（比特）描述SWV_SWO_CAOSD32输出速度分频SWV_SWO_SPP32输出协议（曼彻斯特或UART）SWV_ITM_CR32ITM控制SWV_ITM_TER32使能每个激励端口SWV_ITM_SPRxx32激励端口0-31SWV_ITM_SCR32同步包控制PSoC编程和调试接口功能

--Cortex-M3调试和跟踪

PSoC5支持4种接口：JTAG；SWD；SWV；TRACEPORT。Cortex-M3调试和跟踪功能可以充分的对芯片进行调试。下图给出了PSoC5的调试和跟踪模块图。PSoC编程和调试接口功能

--Cortex-M3调试和跟踪图PSoC5的调试和跟踪模块图

PSoC编程和调试接口功能

--Cortex-M3调试和跟踪Cortex-M3的调试特性可以分为两类：侵入式调试（invasivedebuging）；非侵入式调试（noninvasivedebugging）。侵入式调试包括程序的停止和单步运行，断点，数据监视点，寄存器值访问和基于ROM调试。非侵入式调试包括存储器访问，指令跟踪，数据跟踪，软件跟踪，性能测试和统计（Profiling）。PSoC编程和调试接口功能

--Cortex-M3调试和跟踪Cortex-M3的调试和跟踪模块的特性包括：当CPU正在运行，停止或者复位时，调试访问所有系统的存储器和寄存器，包括Cortex-M3寄存器组；JTAG或者SWD访问；Flash补丁（FlashPatch，FPB）和断点（FlashPatchandBreakpoint，FPB）模块，用于实现断点和代码补丁；数据监视点和跟踪模块（DataWatchpointandTrace，DWT）用于指令跟踪，触发器资源和系统性能测试和统计；跟踪跟踪宏（EmbeddedTraceMacrocell，IMT）用于支持printf类型调试；支持6个断点和4个监视断点；跟踪端口单元（TracePortInterfaceUnit，TPIU）用于桥接到跟踪端口分析仪（TracePortAnalyzer，TPA）。PSoC编程和调试接口功能

--Cortex-M3调试和跟踪通过高级高性能总线访问端口（AdvancedHigh-performanceBus-AccessPort，AHB-AP）调试控制和数据访问。通过串行调试端口（SerialWireDebugPort，SW-DP）或者串行线JTAG调试端口（SerialWireJTAGDebugPort，SWJ-DP）驱动这个接口。PSoC编程和调试接口功能

--Cortex-M3调试和跟踪通过内部的专用外设总线（PrivatePeripheralBus,PPB），调试器能够访问：1）嵌套向量的中断控制器（NestedVectoredInterruptController，NVIC）。通过NVIC,调试访问到处理器内核；2）DWT；3）FPB；4）ITM；PSoC编程和调试接口功能

--Cortex-M3调试和跟踪通过外部PPB，调试器能访问：1）ETM；2）跟踪端口接口单元（TracePortInterfaceUnit，TPIU）；PSoC编程和调试接口功能

--非易失性存储器编程

PSoC3/5有三种类型的非易失性存储器（NonvolatileMemory，NVL）：Flash,EEPROM，非易失性锁存器（NonvoltileLatch，NVL）。这些能使用CPU所运行的启动引导代码编程或者通过JTAG/SWD接口连接的外部系统。PSoC编程和调试接口功能

--非易失性存储器编程下图给出了Flash的块图结构。图Flash块图PSoC编程和调试接口功能

--非易失性存储器编程非易失性存储器编程系统的特性主要包括：简单的命令/状态寄存器接口；Flash可以在288字节/行