第四章主存储器

第四章主存储器第一节存储器概论第二节主存储器第三节存贮器的组成与控制第四节多体交叉存贮器本章要求掌握主存储器的分类、工作原理、组成方式以及与其他部件（如CPU）的联系;掌握高速缓冲存储器、磁表面存储器等的基本组成和工作原理;具有运用相同类型或不同类型存储器构建具有层次结构的存储器系统的能力。第一节存储器概论是计算机系统中的记忆部件,用来存放程序和数据。存储器的功能随着超大规模集成电路设计与制作技术的飞速发展，使CPU速度变得惊人的高，而存贮器的取数和存数的速度很难与之适配，这使得计算机的运行速度很大程度上受制于存储器速度。存储器与CPU的速度差异如何解决？后面介绍。以存储器为中心的理由计算机系统中输入输出设备数量增多，通过运算器实现存储器与输入输出设备之间的数据交换，将大大加重运算器的负担；共享存储器的多处理机的出现，利用存储器存放共享数据，并实现处理机之间的通信，更加强了存储器作为全机中心的作用。计算机正在执行的程序和数据均存在存储器中。传统计算机由“三器两备”组成,以运算器为中心,而现代计算机均以存储器为中心。4存储器分类按存储介质分类:双极性半导体存储器速度快;MOS半导体存储器集成度高,制造简单,成本低,功耗小。半导体存储器双极性半导体存储器MOS半导体存储器存储器的种类繁多,从不同角度对存储器可作不同的分类。5磁表面存储器磁表面存储器是在金属或塑料基体的表面上涂一层磁性材料作为记录介质，工作时磁层随载体高速运转，用磁头在磁层上进行读写操作。按载磁体形状的不同分为：磁盘、磁带和磁鼓。光盘存储器光盘存储器是应用激光在记录介质上进行读写的存储器。其特点是非易失性、记录密度高、耐用性好、可靠性高和可互性强。随机存储器RAM（RandomAccessMemory）按存取方式分类特点是任何一个存储单元的内容均可随机存取，而且存取时间与存储单元的物理位置无关，它们存储的内容断电则消失故称为易失性存储器。根据其存储信息原理的不同又分为静态RAM（以触发器原理寄存信息）动态DRAM（以电容充放电原理寄存信息）7只读存储器（ROM）特点是只能对其内容读出，不能对其写入的存储器。其内容断电也不消失故称为非易失性存储器。通常用于存放固定不变的程序、常数、汉字库以及系统核心程序等。根据制作工艺的不同ROM分为：MROM，PROM，EPROM，EEPROM，FlashMemory串行访问存储器特点是对存储单元进行读写操作时，需按其物理位置的先后顺序寻找地址。如串行半导体存器、磁带等。8主存储器按在计算机中的作用分主要特点：可直接和CPU交换信息。辅助存储器主要特点：主存储器的后援存储器，用来存放当前暂时不用的程序和数据，不能直接和CPU交换信息。主存比辅存速度快、容量小、位价格高。高速缓冲存储器Cache主要特点：存取速度快，容量小，存储控制和管理由硬件实现，用于两个速度不同部件间的缓冲。9速度、容量、价格三者难以统一，一般情况下速度越高，位价就越高；容量越大，位价越低；容量越大，速度必然越低。存储器的层次结构访存局部性时间局部性空间局部性Cache

主存储器

辅助存储器价格速度10第二节主存储器CPU运行处理的程序和数据存放在主存储器中，因此主存速度要快，主存主要采用半导体材料。主存储器的主要技术指标速度(存取时间、存储周期)、容量、价格。存储容量：能够存放信息的总量，通常以字节(Byte)为单位。B、KB、MB、GB、TB。存取时间：从启动一次存储器操作（读或写）到完成该操作所经历的时间。存储周期：连续启动两次独立的存储器操作所需要的最短时间间隔。存储器的价格：通常以每位价格来衡量11其它技术指标可靠性、存储密度、功耗、物理尺寸(集成度)主存储器与CPU的连接CPUARDR主存储器Kn地址总线AB数据总线DB控制总线CBR/WReady连接由总线支持，包括DB、AB、CB12主存储器的基本操作CPU等待从主存发来的回答信号，通知CPU“读”操作完成主存通过Ready线回答，为“1”时表明存储地址的内容已读出，并放在数据总线上，可送人DRCPUARDR主存储器Kn地址总线AB数据总线DB控制总线CBR/WReadyCPU将地址送AR，经AB送往主存，CPU经CB发“读”请求读操作写操作读操作过程CPUARDR主存储器Kn地址总线AB数据总线DB控制总线CBR/WReadyCPU字地址送到AR，经AB送主存，CPU将字送DR，并送DB，CPU发出“写”命令写操作过程CPU等待从主存储器发来的回答信号，通知CPU“写”操作完成主存从DB接收到信息字并按AB指定地址存储，并经Ready控制线发回写操作完成信号读/写存储器其存储的内容断电则消失故称为易失性存储器按带电工作时，能否长时间保存信息又分为静态随机存储器（SRAM）利用触发器保存信息动态随机存储器（DRAM）利用MOS电容存储电荷来保存信息随机读写存储器（RAM）静态存储器单元单元电路T1~T6管组成，T1~T4组成两个反相器，两个反相器交叉耦合连接，组成一个触发器T3/T4管为负载管T5/T6管：控制触发器与位线的接通VDDT3T1T4T2T5T6字（行）选择线位线2ABVGGVSS位线1静态存储器（SRAM）VDDT3T1T4T2T5T6字（行）选择线位线2ABVGGVSS位线1字选择线输入高电平，单元T5、T6选通，位线1和位线2接高电位，若原存储的是“1”态（T1导通，T2截止)，就有电流自位线1经T5流向T1，在位线1上产生一个负脉冲。因T2截止，位线2不产生负脉冲。为0态时，T1截止，T2导通，与上述情况相反哪一位线上出现负脉冲来判定读的是“1”或“0”静态存储器单元读VDDT3T1T4T2T5T6字（行）选择线位线2ABVGGVSS位线1字选择线输入高电平，单元T5、T6选通。位线1、位线2分别送高电平和低电平，或相反，便可迫使触发器状态发生变化，从而把“1”或“0”信息写入。静态存储器单元写16×1位静态存储器组成Y译码器位线2VDDT3T1T4T2T5T6VGGVSST7T8位线1字（行）选择线VDDT3T1T4T2T5T6VGGVSST7T8位线1位线2位线2VDDT3T1T4T2T5T6VGGVSST7T8位线1VDDT3T1T4T2T5T6VGGVSST7T8位线1位线2列选择线03A2A3写入电路读出放大DINDOUT/WEX

译码器A0A1

03行地址数据控制列

地

址存储单元阵列存储单元阵列存储单元阵列行地址译码行选择驱动存储单元阵列列I/O电路列选择驱动列地址译码数据驱动控制电路地址码分两组前一半经行地址译码器和驱动器选择存储阵列的某一行后一半经列地址译码器和驱动器选择存储阵列的某一列读写电路，再通过控制电路与数据输入、输出端相连控制信号：写允许WE#、片选CS#片选有效时，WE#为低则写，否则为读存储器芯片

静态存储器（SRAM）读写时序静态存储器的控制信号、地址信号、数据信号在时间配合上有一定要求（1）SRAM读周期时序 有两种：片选信号先建立地址信号先建立AdrCSDOUT地址建立地址失效数据有效数据线输出高阻下一地址建立taAdr地址读数时间taAdr读周期tRCWE片选信号先建立片选信号后建立AdrCSDOUT地址建立数据有效tTWEDOUTCSAdrDINWE地址对写允许建立时间tsuAdrAdrth地址对写允许保持时间thDIN数据对写允许保持时间tsuDIN数据对写允许建立时间tsuCS片选对写控制建立时间thCS片选对写控制保持时间写周期tWCtWWE最小写允许宽度（2）SRAM写周期时序动态存储器（DRAM）VDD预充电信号T3T2T4T1写数据线读数据线写入选择线读出选择线Cg预充电信号为高，T4导通，读出数据线为高读出选择线为高，T3导通：若Cg上储存有电荷，T2导通，读出数据线通过T3、T2接地，读出电压为低电平若Cg上无电荷，T2截止，读出数据线电压无变化读出由读出数据线的电平高低判断“1”或“0”DRAM三管存储单元电路DRAM三管存储单元电路在写数据线上加上写入信号：高或低写入选择线为高，T1导通：若写入“1”，对Cg充电若写入“0”，对Cg放电写入优点：电路稳定缺点：布线复杂，元件较多，不利于大容量集成保持：写入选择线为低，T1截止，Cg电压保持不变VDD预充电信号T3T2T4T1写数据线读数据线写入选择线读出选择线CgDRAM单管存储单元电路单元电路由一个晶体管T和一个与T的源极S相连的MOS电容Cs组成保持状态字线W为0，T截止，切断了电容CS的通路，既不充电也不放电，保持原来的状态不变电容C上有无电荷分别表示1和0外部只设置一条字线和一条数据线，字线起地址选择作用VSSDSG字线WTCSVS数据线CD位线27DRAM单管存储单元写字线W作用高电平，晶体管T导通写入“1”:数据线D加高电位，则数据线上的高电位通过T对CS充电，VS为高电平，即写入“1”DRAM单管存储单元电路VSSDSG字线WTCSVS数据线CD位线写入“0”:数据线D加低电位，数据线上的低电位通过T与CS连通，电容放电，使VS变为低电平，即写入“0”28DRAM单管存储单元读字线W作用高电平，晶体管T导通原存“0”，CS上无电荷，VS为低电位，通过T与数据线连通，也为低电位，表示读出“0”DRAM单管存储单元电路VSSDSG字线WTCSVS数据线CD位线原存“1”，CS上有电荷，VS为高电位，通过T读到数据线上，数据线为高电位，表示读出“1”29优缺点DRAM单管存储单元电路VSSDSG字线WTCSVS数据线CD位线优点线路简单、集成度高、功耗低、价格便宜需要刷新/再生电路读出时CS要放电漏电阻的存在，随着时间的推移，CS上电荷会漏失需要高灵敏度的读放读出信号非常微弱缺点3016K×1位动态存储器组成为什么分行、列地址？31地址分两次输入，先送行地址，后送列地址，行地址由RAS#输入，列地址由CAS#输入读出放大器由对称触发器构成，每列一个，共128个，读放两边各连64个存储单元，构成对称分布采用多字一位结构，存储矩阵由2个64128阵列组成，存储单元采用单管电路，由行、列地址译码驱动，1次读写1个单元16K×1位动态存储器组成何谓刷新：由于电容漏电阻的存在，电容上的电荷不可能长久保存，需要定期地对电容充电，以补充泄漏恢复原来的电荷，这一充电过程称为再生（刷新）实现方法：利用“读出”方式进行刷新读出时，读出放大器又使相应存储单元的存储信息自动恢复由于每一列均有一个读出放大器，故刷新时，每次可刷新一行，依次选择行，当把所有行全部读出一遍，就完成了对整个存储器的刷新刷新间隔时间：对于DRAM，再生一般应在小于或等于2ms的时间内进行一次动态存储器再生/刷新为什么RAS#、CAS#与地址的时序关系动态存储器操作时序由RAS#下沿把行地址打入行地址锁存器，CAS#下沿把列地址打入列地址锁存器，CAS#下降沿滞后RAS#下降沿RAS#、CAS#的正、负电平宽度应分别大于手册规定值满足此要求，CAS#的上升沿可在RAS#的正电平也可在RAS#的负电平期间发生行地址对RAS#的下降沿以及列地址对CAS#的下降沿，均应有足够的地址建立时间和地址保持时间动态存储器操作时序读工作方式t

cRD是读工作周期，指完成一次“读”所需的最小时间确保正常读出，WE#=1应在列地址送入前(即CAS#下降沿到来前)建立，在CAS#上升沿到来后撤除动态存储器操作时序写工作方式tcWR写工作周期，指完成一次“写”所需的最小时间WE#=0在CAS#下沿之前建立，在CAS#下沿之后撤除WE#=0以及DIN的建立时间和保持时间都是相对于CAS#的下降沿；WE#的负电平应有足够的宽度写过程中DOUT保持高阻态动态存储器操作时序页面工作方式当RAS#下降沿到来后，锁存行地址，然后保持RAS#=0；在RAS#=0期间不断变化列地址和CAS#，便可对某一行的所有单元连续地进行读/写页面工作方式：页面读、页面写、页面读-改写优点：速度快，功耗小一次行地址，多个CAS周期，节省了时间和功耗动态存储器操作时序刷新工作方式DRAM的刷新间隔一般是2ms为保证2ms内所有单元都能刷新到，则要求每次刷新操作的间隔（2ms/存储阵列的行数）进行刷新时，先送行地址，接着送来RAS#信号，则对指定行的所有单元进行刷新刷新时，数据线呈高阻态DRAM研制与发展增强型DRAM（EDRAM）通过改进CMOS制造工艺，加速晶体管开关速度，使EDRAM的存取时间和周期比普通DRAM减少一半，且在EDRAM芯片上还集成了小容量的SRAMcache。CacheDRAM（CDRAM）与EDRAM相似，主要差别是SRAMcache的容量不同,CDRAM较大，使用它作为主存,可不设第二级cache,第一级在处理器片内。扩充数据输出EDO（extendeddataout），在完成当前内存周期前即可开始下一内存周期的操作，因此能提高数据带宽或传输率。EDODRAM40同步DRAM(synchronization

dynamicRAM)读写周期（10ns～15ns）比EDODRAM（20ns～30ns）快，已被广泛应用。典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作（选择行线和列线读出信号放大并送输出缓冲器等），而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过已知一定数量的时钟周期后，SDRAM完成读或写的内部操作。在此期间，处理器可以去进行其他工作，而不必等待。SDRAM采用成组传送方式，对顺序传送大量数据特别有效。RambusDRAM(RDRAM)由Rambus公司开发，与CPU之间传送数据通过专用的RDRAM总线进行，且不用通常的RAS、CAS、WE和CE信号。采取异步成组数据传输协议，在开始传送时需要较大存取时间，以后可达到500Mb／S的传输率。Rambus得到Intel公司的支持，其高档的PentiumIII处理器采用RambusDRAM结构。

将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、控制逻辑及时序等。片内还附加有测试电路。集成随机存储器（IRAM）DRAM与SRAM比较优点DRAM使用单管单元作存储单元，所以每片存储容量较大，是SRAM的6倍DRAM的地址是分批送入的，所以引脚数比SRAM要少得多，且封装尺寸也较小DRAM价格较便宜，只有SRAM的1/6DRAM所需功率只有SRAM的1/6缺点DRAM的速度比SRAM要低，DRAM需要刷新，浪费了时间，且需要配套的刷新电路SRAM一般用作容量不大的高速存储器（如Cache），而DRAM则用作计算机的主存非易失性半导体存储器非易失性存储器分类---按工艺来分掩膜型ROM（MaskROM，MROM）可编程ROM（ProgrammableROM，PROM）可擦除PROM（ErasablePROM，EPROM）电可擦除EPROM（ElectricallyEPROM，EEPROM/E2PROM）闪存（FlashMemory）：在线快速擦除与重写DRAM、SRAM均为可任意读写的RAM，当掉电时，所存储的内容立即消失，所以称为易失性存储器。其内容断电后也不丢失的存储器被称为非易失性存储器。1、掩膜型只读存储器（MROM）二极管ROMMOS-ROM三极管ROM厂家据用户提供内容设计光刻掩模版，以存储元件有无的方法来存储信息（1和0）可用熔丝、二极管或晶体管作为元件，厂商制造完成后，用户不能修改其内容2、可编程只读存储器（PROM）出厂时，存储单元为全接通状态（即全1或全0态），使用时，用户可根据需要将某些单元断开或接通状态，即改写为“0”或“1”，但只能改写一次据改写原理的不同，PROM分为熔丝型和结击穿型两种缺点：只能改写一次，缺乏灵活性熔丝型PROM有熔丝表示1无熔丝表示0结击穿型PROM结截止表示1结击穿表示03、紫外线擦除可编程序只读存储器（EPROM）编程时控制栅接12V编程电压，S接地，D加5V电压电子从源极流向漏极的沟道充分开启，在CG的高压吸引下，电子越过氧化层进人FG，浮置栅获得足够多的自由电子后，漏-源极形成导电沟道（接通状态），信息存储在绝缘的浮置栅上，掉电信息仍保存FG上有电子代表“1”；FG上无电子代表“0”二氧化硅电极导体源极S浮置栅FG控制栅CG漏极DP型基片N沟道等价电路结构字线WDS位线473、紫外线擦除可编程序只读存储器（EPROM）二氧化硅电极导体源极S浮置栅FG控制栅CG漏极DP型基片N沟道等价电路结构字线WDS位线擦除时，紫外线照射使氧化层变得有导电性，且浮置栅上的电子更加活跃，从而穿过氧化层回到衬底，使整体电路恢复起始状态不能实现在线擦除和编程，不能实现单独擦除和改写，不灵活，封装麻烦，成本高4、电可擦除可编程序只读存储器（EEPROM）EPROM门极结构等价电路结构字线WDSCG位线FGEEPROM每个单元两个晶体管，浮栅晶体管和选择控制晶体管编程和擦除时选择相应的浮栅晶体管，可实现按位或字节的读写IPD：Inter-PolyDielectric

极间氧化层，隔绝浮栅包围浮置栅的氧化层比EPROM的薄在线编程：原理与EPROM类似，源极、漏极接地，在控制栅上施加高压，吸引电子穿越，进入浮置栅擦除原理：与EPROM不同，可在线电擦除在漏极D加高压，控制栅CG为0V，翻转拉力方向，将电子从浮置栅FG中拉出，完成擦除机制重复改写次数有限制（氧化层被磨损，10万次）可局部改写：由于选择管的存在，读写操作可按位或字节进行，类似于SRAM，但每字节的写入周期比SRAM长得多不必全部擦除后再写入集成度低、功耗大5、快速擦除读写存储器（FlashMemory，闪存）在EPROM与E2PROM基础上发展而来具有EPROM一样的单管位元结构（去掉选择管）沿用了EPROM的编程机制具有E2PROM在线电可擦除的特点具有区域擦除和整体擦除功能，擦除速度快，可擦写次数少（106次，DRAM擦写次数1015次）兼有ROM和RAM两者性能，又有DRAM一样的高密度、低成本和小体积是唯一具有大存储量、非易失性、低价格、可在线改写和高速度等特性的存储器擦写次数较DRAM少、最快取数时间较长FlashMemory

45ns；DRAM10ns非易失性半导体存储器组成结构An…0：地址线Dm…0：数据线CE#：片选OE#：输出允许PGM#：编程脉冲输入端Vpp：编程电压Vcc：工作电压GND：数字地几种存储器的典型应用存储器应用SRAMCacheDRAM主存ROM固定程序、微程序控制存储器PROM用户自编程序EPROM用户编写并可修改的程序或产品试制阶段试编的程序E2PROMIC卡上存储信息闪存固态盘、IC卡、BIOS第三节存储器组成与控制一个存储芯片的容量与计算机对存储器的需求有很大的差距，所以需要进行扩充才能满足需要。解决方法：用多片存储器芯片组合而成，即容量扩展位扩展：指用多个存储器芯片对字长进行扩充的方式，即以位方向扩展。字扩展：指增加存储器中字的数量。字位扩展：字和位方向同时扩展。一、存储器容量扩展

存储器容量扩展--位扩展将多片存储器的地址、片选、读写控制端相应并联，数据端分别引出8片4M×1芯片构成4M×8存储器

I/O4M1

I/O

4M1

I/O数据线D7..D0地址线A21A0CSR/W2片16K×4芯片构成16K×8存储器存储器容量扩展--字扩展2个1M×8位芯片组成2M×8位存储器

1M8R/W

D7D0

1M8R/W

D7D0R/WD0～D7A20A19A0A19A0A0～A19CSCS存储器容量扩展--字扩展4个16K×8位芯片组成64K×8位存储器

存储器容量扩展--字位扩展实际存储器往往需要字向和位向同时扩展如果存储容量要求为M字N位，所用芯片规格为L字K位，那么扩展存储器容量需用M/LN/K枚芯片，即共M/L组，每组N/K片组组成同位扩展：N/K片存储器的地址、片选、读写控制端相应并联，数据端分别引出高若干位地址译码产生M/L个连向不同组的片选信号例如：要组成16M8位的存储器容量若芯片规格为4M1位，则需用48=32片若芯片规格为1M8位，则需用161=16片Y0Y3用4M×1位芯片组成16M×8位存储器8片4组A23D7D0CSI/O

4M1位A21A0R/WCSI/O

4M1位A21A0R/WA21A0CSI/O

4M1位A21A0R/WCSI/O

4M1位A21A0R/WA22译码器WE例1设有32片256K×1位的SRAM芯片，问：

(1)采用位扩展方法可构成多大容量的存储器?

(2)该存储器需要多少字节地址位？

(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。因为存储容量为256K×32=1024KB，所以CPU访存最高地址位为A19。解：（1）32片256K×1位的SRAM芯片可构成256K×32位的存储器。（2）如果采用32位的字编址方式，则需要18条地址线，因为218=256K。

A19-2

A19-2

MREQ#

R/W#

CPU

D31

D2

D1

D0

D31~D0

WEACE256K

×1

D

WEACE256K

×1

D

WEACE256K

×1

D

WEACE256K

×1

D

(3)例2、设有若干片256K×8位的SRAM芯片，问：

(1)、采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？

(2)、该存储器需要多少字节地址位？

(3)、画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。

(4)、写出译码器逻辑表达式。解：(1)、该存储器需要2048K/256K=8片SRAM芯片；(2)、需要21条地址线，因为221=2048KB，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。

(3)该存储器与CPU连接的结构图

ramsel73-8译码ramsel2ramsel1ramsel0...A20-18A20-0A17-0OE#MREQ#R/W#CPUD7~D0D7~D0D7~D0D7~D0D7~D0WEA

CE256K×8DWEA

CE256K×8DWEA

CE256K×8DWEA

CE256K×8D(4)译码器的输出信号逻辑表达式ramsel0=A20*A19*A18*MREQ#ramsel1=A20*A19*A18*MREQ#ramsel2=A20*A19*A18*MREQ#ramsel3=A20*A19*A18*MREQ#ramsel4=A20*A19*A18*MREQ#ramsel5=A20*A19*A18*MREQ#ramsel6=A20*A19*A18*MREQ#ramsel7=A20*A19*A18*MREQ#

存储器容量扩展注意事项静态存储器字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围动态存储器一般不设置片选端，但可以用行地址选通RAS#端来扩展字数行地址锁存由RAS#的下降沿触发实现，列地址锁存由行地址以及CAS#下降沿共同触发的列时钟来实现当RAS#＝1时，不会产生行、列时钟，存储器不工作，当RAS#由“1”变为“0”时，才会触激发出行时钟，存储器开始工作与CPU的连接特别要注意地址线、数据线和控制线的连接地址线CPU的地址线数往往比存储芯片的地址线数多，而存储芯片的地址线数又不尽相同根据不同扩展方式进行合理连接数据线CPU的数据线数与存储芯片的数据线数不等时，必须对存储芯片扩位，使其数据线数与CPU的数据线数相等读写命令线（WE#或R/W#）直接相连，高电平—读，低电平—写片选线的连接片选线的连接是CPU与存储芯片正确工作的关键只有CPU的访存控制信号MREQ有效时（为低），即CPU要求访存时，才要求选择存储芯片通常需要一些逻辑电路（译码器等），让访存控制信号与CPU高位地址共同产生片选信号合理选择存储芯片根据需要合理选择存储芯片的类型(ROM或RAM)及数量，并尽量使连线简单方便，存储芯片不浪费实际工作中，还需要考虑时序的配合、速度、负载匹配等问题二、存储控制在存储器中，往往需要增设附加电路MAR地址译码器存储体读写电路MDRK位地址总线...N位数据总线控制电路控制信号二、存储控制包括地址多路转换与地址选通、刷新逻辑以及读/写控制逻辑等在存储器中，往往需要增设附加电路地址多路转换与地址选通：为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片芯片地址线引出端减少到地址码的一半刷新逻辑：刷新逻辑是为动态MOS随机存储器的刷新准备的，通过定时刷新，保证动态MOS存储器的信息不致丢失采用“读出”方式进行刷新：在读出过程中恢复了存储单元栅极电容的电荷并保持原单元的内容

刷新操作存储器访问的地址是随机的，不能保证所有的存储单元在一定时间（刷新周期）内都可以读写一遍，因此需要专门考虑刷新控制在刷新过程中每次刷新一行，依次对存储器的每一行进行读，就可完成对整个DRAM的刷新从上一次对整个存储器刷新结束，到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称为刷新周期，又叫再生周期。

刷新方式在一个刷新周期内，利用一段固定的时间对存储器的所有行刷新，此期间存储器停止正常的读和写集中式刷新分散式刷新集中分散式刷新集中刷新死区R/W刷新R/W刷新2ms50ns缺点：在刷新期间不能访问存储器，存在“死区”，有时会影响计算机系统的正常工作分散式刷新每行存储单元的刷新在刷新周期内分散地完成把存取周期分成两段，前半段用来读写或维持，后半段用来刷新R/W刷新R/W刷新100ns缺点：使机器的存取周期增加了1倍，使整机的工作效率下降集中分散式刷新将刷新周期除以行数，得两次刷新操作之间的时间间隔t，利用逻辑电路每隔时间t产生一次刷新请求R/W刷新R/W刷新R/WR/WR/Wttt

刷新控制动态MOS存储器的刷新需要有硬件电路的支持刷新计数器刷新访存裁决刷新控制逻辑产生符合