第5章 存储器系统

第五章

存储器系统5.1存储器件的分类（掌握）按存储介质分类按读写策略分类5.2半导体存储芯片的基本结构与性能指标（掌握）随机存取存储器只读存储器存储器芯片的性能指标5.3存储系统的层次结构（掌握）P40-P41,P156存储系统的分层管理虚拟存储器与地址映射

现代计算机的多层次存储体系5.4主存储器设计技术（掌握）存储芯片选型存储芯片的组织形式地址译码技术

存储器接口设计设计5.1.1存储介质分类（价格、容量、速度）双极型TTL：

MOS型掩膜ROM

一次性可编程PROM紫外线可擦除EPROM电可擦除E2PROM快闪存储器FLASH易失性存储器RAM非易失性存储器NVM静态SRAM：动态DRAM：存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache；速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）。集成度较高但存取速度较低，一般用于需较大容量的场合(主存):DDR,DR,CDRAM。半导体存储器磁介质存储器磁带、软磁盘、硬磁盘（DA、RAID）光介质存储器只读型、一次写入型、多次写入型一.数据传送方式并行存储器(ParallelMemory)串行存储器(SerialMemory)：适用于便携式设备二.数据存取(读写)顺序

随机存取（直接存取）--cache和内存可按地址随机访问；访问时间与地址无关；顺序存取

--磁带先进先出(FIFO)的存储原则队列(小容量顺序存储器，用于缓冲数据）堆栈存储先进后出(FILO)/后进先出(LIFO)；向下生成和向上生成；堆栈基地址寄存器SS、堆栈指针SP；5.1.2读写策略分类3/42堆栈简介(P35、P139、P263）堆栈的访问方式是“后进先出”实现方法是在内存中开辟一个存储区域，数据按顺序存入（“push”）这个区域之中。数据存入过程叫做“压栈”，堆栈指示器SP指向最后压入堆栈的数据所在的数据单元。在压栈的过程中，每压入一个数据，就放在和前一个单元相连的后面一个单元中，堆栈指示器中的地址自动加N（N为数据单元长度）。读取这些数据时，按照SP中的地址读取数据，然后堆栈指示器中的地址数自动减N。这个过程叫做“弹出pop”。如此就实现了后进先出的原则。

函数的调用在计算机中是用堆栈实现的1号球2号球3号球4号球5号球特点：1号球最先放入，最后取出；5号球最后放入，最先取出；堆栈的生成方式2023/2/35/545.2半导体存储器的基本结构和性能指标冯.诺依曼结构中的存储器是指现代计算机中的主存,磁盘和光盘属于输入输出设备RAM常用于动态改变的数据或动态加载的程序,ROM常用于存储程序代码(微码CPU),RAM和ROM都是随机访问RAM芯片内部包括存储矩阵(存储体)和片内读写控制电路存储矩阵由多个基本存储单元组成,每个基本单元用来存储1位的二进制信息,一般排列为矩阵方式,其大小即容量片内控制电路包括片内地址译码,片内数据缓冲器,片内存储逻辑控制(存储器访问方法)SRAM完全由晶体管实现,其基本存储单元是双稳态电路,存储的信息由双稳态电路的逻辑状态表征DRAM使用晶体管和电容实现,存储的信息由电容上的电位表征,电量大于50%表示”1”,小于50%表示”0”5.2.1静态RAM的六管基本存储单元集成度低，但速度快，价格高，常用做Cache。T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。2023/2/37/54动态RAM的单管基本存储单元集成度高，但速度较慢，价格低，一般用作主存。行选择线T1B存储电容CA列选择线T2I/O电容上存有较多电荷时，表示存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）刷新放大器2023/2/38/54读写控制逻辑R/WCE数据缓冲器（三态双向）d0d1dN-1…D0D1DN-1…单译码RAM芯片的组成与结构该RAM芯片外部共有地址线m根，数据线N根；该类芯片内部采用单译码（字译码）方式，基本存储单元排列成M*N的长方矩阵，且有M=2m的关系成立；字线0字线M-10,00,N-1M-1,0M-1,N-1……………地址译码器a0a1aM-1……A0A1Am-1地址寄存器……D0DN-1位线0位线N-1存储芯片容量标为“M*N”（bit）D0DN-1地址线数据线控制线2023/2/39/54双译码RAM芯片的组成与结构该RAM芯片外部共有地址线2n根，数据线1根；该类芯片内部一般采用双译码（复合译码、重合选择）方式，基本存储单元排列成N*N的正方矩阵，且有N

=2n,M=N*N=22n

的关系成立；0,00,N-1N-1,0N-1,N-1………D0D0DN-1DN-1…Y0YN-1Y地址译码器Y地址寄存器……AnAn+1A2n-1X地址译码器X0X1XN-1……A0A1An-1X地址寄存器…DD数据缓冲器（三态双向）D0读写控制存储芯片容量标为“M*1”（bit）数据线控制线地址线2023/2/310/54静态RAM芯片的引脚特性从三总线的角度看：1.地址线数目A、数据线数目D与芯片容量（M×N）直接相关：2A=MD=N2.控制信号应包括：片选信号和读/写信号所以，6264容量：

213×8＝8K×8=64Kbit可见6264为RAM芯片711/422023/2/311/54产品出厂时存的全是1或0，用户可一次性写入(将将熔丝烧断)，即把某些位翻转。但只能一次编程写，多次读取。

存储单元多采用熔丝－低熔点金属或多晶硅。写入时设法在熔丝上通入较大的电流将熔丝烧断。编程时VCC和字线电压提高5.2.2可编程只读存储器PROM2023/2/312/54紫外线可擦除ROM(UVEPROM)擦除：用紫外线或X射线擦除。需20~30分钟。缺点：需要两个MOS管；编程电压偏高；P沟道管的开关速度低。

浮栅上电荷可长期保存在125℃环境温度下，70%的电荷能保存10年以上。2023/2/313/54写入（写0）擦除（写1）读出

特点：擦除和写入均利用隧道效应。浮栅与漏区间的氧化物层极薄（20纳米以下），称为隧道区。当隧道区电场大于107V/cm时隧道区双向导通。电可擦除的ROM(EEPROM)2023/2/314/54快闪存储器(FlashMemory)

（1）写入利用雪崩注入法。源极接地；漏极接6V；控制栅12V脉冲，宽10s。

（2）擦除用隧道效应。控制栅接地；源极接12V脉冲，宽为100ms。因为片内所有叠栅管的源极都连在一起，所以一个脉冲就可擦除全部单元。

（3）读出：源极接地，字线为5V逻辑高电平。2023/2/315/54可读可写，即有ROM的工作原理，也有RAM的读写特点5.2.3半导体存储芯片的主要技术指标存储容量：M*N(bit)存取速度功耗可靠性存储器带宽工作电源电压、工作温度范围、可编程存储器的编程次数、成本

注意存储器的容量以字节（B）为单位，而存储芯片的容量以位（b）为单位。1.存取时间2.存取周期3.数据传输速率可用平均故障间隔时间来衡量以mW/芯片或µW/单元为单位2023/2/316/54存储容量单位1kilobyteKB=1000(103)Byte1megabyteMB=1000000(106)Byte1gigabyteGB=1000000000(109)Byte1terabyteTB=1000000000000(1012)Byte1petabytePB=1000000000000000(1015)Byte1exabyteEB=1000000000000000000(1018)Byte1zettabyteZB=1000000000000000000000(1021)Byte1yottabyteYB=1000000000000000000000000(1024)Byte1nonabyteNB=1000000000000000000000000000(1027)Byte1doggabyteDB=1000000000000000000000000000000(1030)Byte23.32=10210220230……存储器标示容量和实际容量不一致问题5.4主存储器设计技术

确定类型根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E2PROM、FLASH等等；确定具体型号及数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量

显然，芯片的种类和数量应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。内（主）存储器的基本结构存储芯片存储模块主存储器

进行位扩展以实现按字节编址的结构

进行字扩展以满足总容量的要求存储体、地址译码、数据缓冲和读写控制

位扩展：因每个字的位数不够而扩展数据输出线的数目；

字扩展：因总的字数不够而扩展地址输入线的数目，所以也称

为地址扩展；并行存储器、多端口存储器、相联存储器等2023/2/319/54计算机系统通常用多个存储芯片按一定规则互连扩充为主存（主存容量以字节为单位，而存储芯片的容量以位为单位）N*M位的存储芯片如果M小于主存的数据总线宽度时，

则需要位扩展；在位数满足要求的情况下，如果N小于计算机系统的主存容量，则进行字扩展存储模块结构存储芯片互连问题：现需要构建8位数据总线，容量为64KB的存储器，分别用如下三种存储芯片：64K×1bit、8K×8bit、16K×4bit组成，如何实现？地址线条数与寻址范围地址线数寻址能力寻址范围二进制表示120~10，1240~300,01，10，11380~7000,001,010,011,100,101,110,111101K0~210-100,0000,0000~11,1111,1111201M0~220-10000,0000,0000,0000,0000~1111,1111,1111,1111,1111301G0~230-1324G0~232-1存储芯片扩展

（构建8位数据总线，容量为64KB的存储器）⑧64K*1I/O⑦64K*1I/O⑥64K*1I/O⑤64K*1I/O④64K*1I/O③64K*1I/O②64K*1I/O①64K*1I/OA0~A15R/WCSD0D7…等效为64K*8A0~A15D0~D7R/WCS用64K×1bit的芯片扩展实现64KB存储器

进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

22/42存储芯片的字扩展用8K×8bit的芯片扩展实现64KB存储器64K*8A0~A15D0~D7R/WCS等效为A0~A12R/WD0~D7⑧64K*1D0~7⑦64K*1D0~7⑥64K*1D0~7⑤64K*1D0~7④64K*1D0~7③64K*1D0~7②64K*1D0~7CS1①8K*8D0~7CS3-8译码器Y0Y1Y7………A13

A14

A15

进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线。

23/42存储芯片的字、位同时扩展用16K×4bit的芯片扩展实现64KB存储器16K*416K*4A0~A13R/WD0~D3D4~D72－4译码器A15A14CS64K*8A0~A15D0~D7R/WCS等效为16K*416K*416K*416K*416K*416K*4

首先对芯片分组进行位扩展

其次设计个芯片组的片选进行字扩展，以满足容量要求；如果要求存储器的数据总线宽度分别为16位、32位、64位，应该怎么做？若要求扩展64K容量的内存，以下几种选择哪种最优？

64K*1的芯片数量N＝(64K*8)/(64K*1)＝1*8片;8K*8的芯片数量N＝(64K*8)/(8K*8)＝8*1片；

16K*4的芯片数量N＝(64K*8)/(16K*4)＝4*2片；

从总线的负载和系统连接的复杂性来看，第一种选择较好。并行

存储器特殊存储器组织方式4体交叉存储器片选及字选译码有什么特点？在教材图5-37（b）所示的低位多体交叉存储器中，若处理器要访问的字地址为以下十进制数值，试问该存储器比单体存储器的平均访问速率提高多少(忽略初启时的延时)？(a)1，2，3，4，…，100(b)2，4，6，8，…，200(c)3，6，9，12，…，3002023/2/328/54（a）4个存储体访问可以交叉进行，访问速率可达到单体存储器的4倍。（b）2个存储体访问可以交叉进行，访问速率可达到单体存储器的2倍。（c）4个存储体访问可以交叉进行，访问速率可达到单体存储器的4倍。双端口存储器（资源共享的实例）当端口地址不同时，读写不会发生冲突；当端口地址相同时，需要仲裁电路决定存取优先级相联(联想)存储器–内容寻址5.4.3两级物理地址译码方案读/写控制信号、数据宽度指示信号、传送方式指示信号，等假设某系统地址总线宽度为20bit，现需要将0C0000H~0CFFFFH地址范围划分为8个同样大小的地址空间，提供给总线上的8个模块，试设计相应的译码电路。模块A19~A16A15A14A13A12~A0地址空间(范围)①11000001111111111111~00000000000000C1FFFH~0C0000H②11000011111111111111~00000000000000C3FFFH~0C2000H③11000101111111111111~00000000000000C5FFFH~0C4000H④11000111111111111111~00000000000000C7FFFH~0C6000H⑤11001001111111111111~00000000000000C9FFFH~0C8000H⑥11001011111111111111~00000000000000CBFFFH~0CA000H⑦11001101111111111111~00000000000000CDFFFH~0CC000H⑧11001111111111111111~00000000000000CFFFFH~0CE000H全译码电路的实现线译码方式需较多选择线，且同样存在地址重叠，且模块地址不连续。A19~A13A12~A0地址空间(范围)①00000011111111111111~0000000000000？②00000101111111111111~0000000000000？③00001001111111111111~0000000000000？……⑦10000001111111111111~0000000000000？思考：试写出各芯片占用的地址空间。*三种译码方式的比较全译码

系统所有地址线全部都应该参与译码：低段地址线应直接接在存储芯片上，寻址模块内单元中段地址线译码后产生存储芯片的片选信号以区分不同模块高段地址线可用作译码芯片的使能控制部分译码

高段地址信号不参与译码，会造成地址空间的重叠及不连续线译码

电路结构简单，但系统必须保证参与片选的地址线不能同时为有效电平同部分译码法一样，因为有地址信号不参与译码，也存在地址重叠及不连续的问题74LS1383-8译码器218HAY0BY1CY2G1Y3Y4G2AY5Y6G2BY700010&A3A4A5+5VA6A7A8A9AENIORIOW&端口译码电路练习:分析图中74LS138各输出端的译码

地址范围。2023/2/336/54设计一个地址译码电路，要求模块内占用地址数为4,该模块地址在1000H~13DFH范围内可选,A15~A10A9~A2A1~A0模块地址空间0001,0000,0000,0011~001000H~1003H00,0000,011004H~1007H…………11,1101,1113DCH~13DFH37/42*内存储器与并行总线的接口另外，可能还需要考虑微处理器的时序匹配问题。地址译码RD/WR片选控制IO//M一、数据线：如果考虑总线负载问题，可加接数据收发器。二、读写控制线：考虑有效电平。字选：系统地址总线中的低位地址线直接与各存储芯片的地址线连接。 所需低位地址线的数目N与存储芯片容量L的关系：L＝2N。片选：系统地址总线中余下的高位地址线经译码后用做不同存储芯片 的片选。通常IO//M信号也参与片选译码。三、地址线：字选＋片选。通常都由多片存储芯片构成38/422023/2/338/54总线隔离技术2023/2/339/32总线上数据与地址线分离时的时序示例DB0～n地址输出数据有效数据采样R/WAB0～N

DB0～n

AB0～NA0～NCSR/WR/W存储器总线D0～n2023/2/340/54总线上数据与地址线复用时的时序示例ALE地址锁存地址锁存地址输出数据有效地址输出数据有效AD0～n数据采样数据采样R/W总线

AD0～n

ALER/WD0～nA0～nR/W存储器Di

QiG地址锁存器2023/2/341/54价格、存储容量、存取速度5.3存储器分层结构（P40-P41,P156）一.设计目标整个存储系统速度接近M1而价格和容量接近Mn二.操作策略映像规则：用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。查找规则：用于确定需要的块（页）是否存在本级存储器中以及如何查找。替换规则：用于确定本级存储器不命中且已满时应替换哪一块（页）。写规则：用于确定写数据时应进行的操作。*虚拟内存虚拟内存的需求背景

一个程序要被执行，需要将它全部放入内存中，cpu才能访问，如果程序容量大于物理内存容量则不能执行方法使用辅助存储器(容量大)作为虚拟内存，达到增大物理内存容量技术支持硬件支持：由MMU自动完成活动程序段的调度操作系统支持：程序段调度并更新地址映射表具体应用实例Windows：pagefile.sysLinux：swap分区MMU：MemoryManagementUnit虚拟内存运行原理及过程图示操作系统VC6.0Word迅雷操作系统VC6.0WordQQ无虚拟内存存储系统(不能运行QQ,需要关闭一部分程序才能运行)迅雷计算机有虚拟内存存储技术，可以运行QQ

，需要把不活动程序迅雷置换到虚拟存储器物理

内存存储器辅助

存储器操作系统VC6.0Word迅雷QQ计算机有虚拟内存存储技术，如果迅雷成为活动程序，则把不活动程序QQ置换到虚拟存储器虚拟存储器内存层次结构中的MMU为了增加计算机的性能，最好不要运行太多的程序，以减少信息在物理内存和辅助存储器之间的频繁置换几个概念有效地址:有效地址表示程序中变量操作数所在单元到段首距离即逻辑地址的偏移地址逻辑地址:在有地址变换功能的计算机中,访内指令给出的地址(操作数)叫逻辑地址。要经过寻址方式的计算或变换才得到内存储器中的物理地址

虚拟地址:虚拟地址空间中的地址，程序中使用的都是虚拟地址。物理地址:（PhysicalAddress）也叫实际地址或绝对地址，是出现在CPU外部地址总线上的寻址物理内存的地址信号，是地址变换的最终结果。用于内存芯片级的单元寻址，与处理器和CPU连接的地址总线相对应。存储器的地址映射地址映射也叫地址重定位，指将用户程序中的逻辑地址(虚拟地址)，通过MMU转换为用户程序运行时CPU可直接寻址的物理地址。虚拟地址

物理地址程序空间、逻辑地址空间实存空间、硬件地址空间———————>MMU(32位机)地址映射表4G大小256M大小分页映射存储器地址映射分页技术假设虚拟地址为32位，物理内存为15位，页大小为4KB分页技术地址转换过程虚拟页号为20位，页内偏移量12位（虚拟地址为32位，页大小为4KB）页帧号为3位，页内偏移量12位（物理地址为15位，页大小为4KB）虚拟地址对应的数据不在物理内存中？6存储器地址映射分段技术段寄存器：代码段数据段堆栈段附加段分页与分段技术的比较分页技术页是信息的物理单位，与源程序的逻辑结构无关页长由系统确定，大小固定，用户不可见页面只能以页大小的整倍数地址开始分段技术段是信息的逻辑单位,由源程序的逻辑结构所决定段长由用户确定（用户可见），大小不固定段可以从任意地址开始，段内连续编址，段间不一定连续寄存器＋Cache＋主存＋辅存CPU内部高速电子线路(如触发器)一级：在CPU内部二级：在CPU外部一般为静态随机存储器SRAM。一般为动态随机存储器DRAM

，也称为短期存储器包括磁盘（中期存储器）、磁带、光盘（长期存储）等其中：Cache存储器系统（cache-主存结构）解决低成本与高速度的矛盾；虚拟存储器系统（主存-辅存结构）利用虚拟存储器解决低成本与大容量的矛盾；5.3.3现代计算机的多层次存储体系现代计算机中的4级存储器体系结构*辅助存储器：存放不活动的程序和数据主存储器：存放运行中的程序和数据cache:存储CPU最近访问的指令和操作数CPU寄存器：正在执行的指令和数据寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。组成：一组彼此独立的Reg，或小规模半导体存储器。RISC：设置较多Reg，并依靠编译器来使其使用最大化。Cache(Cache和流水线技术是RISC成功的技术支柱)高速小容量(几十千到几兆字节)；完全由硬件实现控制，对程序员完全透明；可分为指令cache和数据cache主（内）存编址方式：字节编址信息存放方式：大/小端系统、对齐方式辅（外）存1）、主要用作数据信息（以文件(file)的形式）存放，按块为单位进行存取。2）、也可以实现虚拟存储器55/42cache相关概念1.访问局部性访问的引用局部性：是CPU会访问当前访问附近的数据和指令访问的时间局部性：访问一个元素之后，很可能在不久的将来再次访问该数据2.命中率：利用CPU产生的有效地址可直接在存储体系的高层访问到所需信息的概率,是衡量