第4章 常用组合逻辑器件(新)

数字电子技术第4章常用组合逻辑功能器件4.1编码器用二进制代码表示某些含有特地意义的数字或符号信息的过程→编码。实现编码操作的电路称为编码器。常用的编码器有：二进制编码器；二—+进制编码器；

优先编码器。4.1.1二进制编码器1、3位二进制编码器真值表用n位二进制代码对2n个相互排斥的信号进行编码的电路,称为二进制编码器。8个输入、3个输出,因此也称为8线-3线二进制编码器由真值表可以写出如下逻辑表达式:利用公式对上述表达式进行化简,可以得到:逻辑表达式逻辑图输入8个互斥的信号输出3位二进制代码Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7三位二进制编码方框图2、3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表逻辑表达式逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成3位二进制优先编码器EI为使能输入端，低电平有效。EO为使能输出端，通常接至低位芯片的端。EO和EI配合可以实现多级编码器之间的优先级别的控制。GS为扩展输出端，是控制标志。GS＝0表示是编码输出；GS＝1表示不是编码输出。集成3位二进制优先编码器74LS148集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效集成3位二进制优先编码器74LS148的级联16线-4线优先编码器优先级别从I15～I0递降4.1.2二-十进制编码器将十进制数0、1、2、3、4、5、6、7、8、9等10个信号编成二进制代码的电路叫做二—十进制编码器。它的输入是代表0~9这10个数符的状态信号，当信号有效，输出是相应的BCD码，因此也称10线—4线编码器。1、8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表逻辑表达式逻辑图2、8421BCD码优先编码器真值表逻辑表达式逻辑图3、集成10线-4线优先编码器本节小结

用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器。集成二进制编码器和集成十进制编码器均采用优先编码方案。把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。4.2.1二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为唯一地址译码器(完全译码器），即具有自动拒绝伪码（无效码）的功能。当输入一旦进入无效状态，所有输出也均为无效状态。4.2译码器/数据分配器1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号逻辑表达式逻辑图电路特点：与门组成的阵列2、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0或时，译码器处于禁止状态。真值表输入：自然二进制码输出：低电平有效3、74LS138的级联Ａ３＝０，低位片工作；Ａ３＝１高位片工作。

二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。4.2.2二-十进制译码器1、8421BCD码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。真值表逻辑表达式逻辑图

将与门换成与非门，则输出为反变量，即为低电平有效。２、集成8421BCD码译码器74LS424.2.3显示译码器1、数码显示器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。八段显示b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极2、显示译码器真值表仅适用于共阴极LED真值表a的卡诺图b的卡诺图c的卡诺图d的卡诺图e的卡诺图f的卡诺图g的卡诺图逻辑表达式逻辑图2、集成显示译码器74LS48引脚排列图功能表驱动共阴极电路辅助端功能例:用译码器实现函数S(A,B,C)=∑m(1,2,4,7)C(A,B,C)=∑m(3,5,6,7)1、用二进制译码器实现逻辑函数4.2.4译码器的应用解：⑴3个变量，所以用3线—8线译码器⑵AA2，BA1，CA0，G1=1，G2A=G2B=0⑶

S(A,B,C)=∑m(1,2,4,7)=

同理：②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。&&CBA

1SCA0Y0A1Y1A2Y2Y3Y4G1Y5G2AY6G2BY774LS138总结：例:用74LS138译码器实现真值表所表示的逻辑功能(采用正逻辑).解:&CBA

1FA0Y0A1Y1A2Y2Y3Y4G1Y5G2AY6G2BY774LS138&例:写出函数F(A,B,C,D)的逻辑表达式。解:A=0时：F´(A,B,C,D)=∑m（1,2,5）A=1时：F´´(A,B,C,D)=∑m（8,11,15）∴F(A,B,C,D)=∑m（1,2,5,8,11,15）2、用二进制译码器实现码制变换十进制码8421码十进制码余3码十进制码2421码3、数码显示电路的动态灭零1.1路-4路数据分配器由地址码决定将输入数据Ｄ送给哪１路输出。真值表逻辑表达式地址变量输入数据4.2.5数据分配器逻辑图A0A1逻辑功能图DY0Y1Y2Y3

数据输出1Y0Y1Y2G2B

74LS138Y3Y4G1Y5G2A

Y6Y7A2A1A0D2.集成数据分配器及其应用集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由74LS138构成的1路-8路数据分配器数据输入端G1=1G2A=0地址输入端数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。4.3数据选择器4.3.14选1数据选择器4.3.2集成数据选择器4.3.3用数据选择器实现组合逻辑函数退出4.3.14选1数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。逻辑图4.3.2集成数据选择器集成双4选1数据选择器74LS153选通控制端G为低电平有效，即G=0时芯片被选中，处于工作状态；G=1时芯片被禁止，Y≡0。集成8选1数据选择器74LS151G=0时：逻辑功能示意图引脚排列图74LS151的真值表数据选择器的扩展4.3.2用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。

因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，(Di=1,对应最小项mi在函数中出现,Di=0,对应最小项mi在函数中不出现)可以实现任何所需的组合逻辑函数。基本步骤确定数据选择器确定地址变量21n个地址变量的数据选择器，若不增加门电路，最多可实现n＋1个变量的函数。3个变量，选用具有２个地址线的数据选择器，即4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。求Di3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3画连线图44求Di的方法（2）真值表法C=1时L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0时L=1，故D1=C求Di的方法（3）图形法D0D1D3D2用数据选择器实现函数：例①选用8选1数据选择器74LS151②设A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1解：01111001110111000110111011010111100101001101110011110100001011001000010100010000LABCDLABCD真值表法④画连线图例:用74LS151实现函数:A,B,C在所有”与项”中出现,而D,E在个别项中出现,可将其分离,则:A→A2B→A1C→A0D0D3D2D4D7解:&DE“1”例:用74LS151实现并行数据转换为串行数据.本节小结

数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求Di→画连线图。4.4数值比较器4.4.11位数值比较器4.4.24位数值比较器4.4.3数值比较器的位数扩展退出用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。4.4.11位数值比较器

设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。逻辑表达式逻辑图２位数值比较器ＦＡ＞Ｂ＝（Ａ１＞Ｂ１）＋（Ａ１＝Ｂ１）（Ａ０＞Ｂ０）ＦＡ＜Ｂ＝（Ａ１＜Ｂ１）＋（Ａ１＝Ｂ１）（Ａ０＜Ｂ０）ＦＡ＝Ｂ＝（Ａ１＝Ｂ１）（Ａ0＝Ｂ0）≥1≥1＆＆＆A1＞B1A1=B1A1＜B1A0＞B0A0＜B0A0=B0FA＜BFA＞BFA=B4.4.24位数值比较器优先级最高真值表中的输入变量包括A3与B3、A2与B2、A1与B1

、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。逻辑图4.4.3比较器的级联集成数值比较器串联扩展TTL电路：最低4位的级联输入端IA>B、IA<B和IA=B

必须预先分别预置为0、0、1。CMOS电路：各级的级联输入端IA>B必须预先预置为0

，最低4位的级联输入端IA<B和IA=B

必须预先预置为0、1。并联扩展★比较器的应用

利用比较器的“比较”功能，可以实现一些特殊的数字电路。

【例】用74LS85构成4位二进制数的判别电路，当输入二进制数B3B2B1B0≥(1001)2时，判别电路输出F为1，否则输出F为0。

解:将输入二进制数B3B2B1B0与(1001)2进行比较，即将74LS85的A输入端接B3B2B1B0，B输入端接(1001)2，则当输入二进制数B3B2B1B0≥(1001)2时，比较器A＞B端输出为1。因此，可用A＞B端作为判别电路的输出F。【例】用比较器实现四舍五入电路A3A27485A1A>BA0a>ba=bA=Ba<bB3B2A<BB1B0A3A2A1A001001004舍5入电路FA3A2A1A0>0100时，A>B输出F=1【例】用一片74LS85比较器实现四舍五入电路五位二进制数的并行比较电路。解:∵IA＞B、IA＜B的优先级最低∴IA＞B

=a0IA＜B

=b0利用同或门求相等a0=b0A3A27485A1A>BA0a>ba=bA=Ba<bB3B2A<BB1B0a4a3a2a1b4b3b2b1=a0b0【例】用比较器实现下表所示逻辑函数:0011111001011100111100100110001110110001010011100100010000110111000011001101010000100011001100000100110001000000L1L2L3ABCDL1L2L3ABCDABCD＜0110时,L1=1ABCD=0110时,L2=1ABCD＞0110时,L3=1本节小结在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。4.5加法器4.5.1半加器和全加器4.5.2加法器4.5.3加法器的应用退出1、半加器4.5.1半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位1、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。全加器的逻辑图和逻辑符号用与门和或门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：实现多位二进制数相加的电路称为加法器。1、串行进位加法器4.5.2加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式超前进位发生器加法器的级连集成二进制4位超前进位加法器4.5.3加法器的应用1、8421