第四章 MOS逻辑集成电路-6

本章主题MOSFET结构及工作原理（补充）CMOS基本逻辑单元静态逻辑和动态CMOS电路BiCMOS逻辑集成电路MOS存储器

2/2/2023MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器2/2/2023存储器分类存放数据和程序的部件MOS工艺主流主要指标：存储量和工作速度挥发性（Volatile）RAMDRAM（内存）用电容存储信息SRAM：静态存储方式，双稳态电路不挥发性（Nonvolatile）ROMMaskROMPROMEPROMEEPROMFlash（闪存）集成度高2/2/20232/2/2023随机存取存储器RAMRandomAccessMemory可以进行写入和读出的半导体存储器数据在断电后消失，具有挥发性只读存储器ROMReadOnlyMemory专供读出用的存储器，一般不具备写入，或只能特殊条件下写入。数据在断电后仍保持，具有非挥发性。2/2/2023L1CacheL2/L3CacheMainMemoryHardDiskDriveCPU现代计算机系统的存储器体系结构DRAML3，MainMemorySRAMCache(L1,L2)2/2/2023存储器集成电路可读写存储器RWM非易失读写存储器NVRWM只读存储器ROM随机存取非随机存取

2/2/2023总体结构单元陈列—存储信息译码器—选择单元地址缓冲器—输入缓冲，产生正、反码；提高足够大的驱动电流（扇出很大）灵敏放大器—放大位线传出的信号数据I/O缓冲器控制电路—用少量几个外部控制信号产生一系列内部控制信号容量=行数×列数地址缓冲控制缓冲单元阵列单元阵列行译码器列译码器灵敏放大器（S/A）I/ODATA外围电路2/2/2023存储器的总体结构2/2/20232/2/2023存储器的时序RWM的时序2/2/2023MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器2/2/2023DRAM的结构ITICDRAM的工作原理ITICDRAM的设计DRAM的总体结构DRAM的外围电路2/2/2023DRAM的结构2/2/2023ITICDRAM的结构存储电容的上极板poly接VDD，保证硅中形成反型层存储电容下极板上电位的不同决定了存储信息，0，12/2/2023DRAM动态随机存取存储器由于存储在电容中的电荷会泄露，需要刷新。2/2/2023ITICDRAM的工作原理x存储电容Cs＝A（COX＋Cj）写信息（字线）WL为高，M1导通，BL（位线）对电容充放电，写1时有阈值损失存信息：WL为低，M1关断，信号存在Cs上。由于pn结有泄漏，所存信息不能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20％，否则刷新读信息：WL为高，M1导通，所存电荷在Cs和位线上再分配，读出信号微弱，而且是‘破坏性’的。2/2/2023刷新操作漏电流：1纳安；存储电容：500fF求高电平变化1伏时的时间？2/2/2023工作原理续（图4-47）MOS管栅电容上的电荷来存储信息单管单元结构成为标准的DRAM单元电路形式动态单管存储器：1T1C单元MOS管T做为门控制管，控制数据进出电容Cs作为存储信息栅接读/写选择线（字线）源和漏分别接数据线（位线）和存储电容写入过程字线输入高电平写“1”：既是位线接高电平，所以T工作在饱和区=上升沿时间写“0”：既是位线接低电平，放电过程，T工作在线性区=下降沿时间保持过程字线输入低电平漏电流造成高电平下降；“0”：稳态存储、“1”：不稳定状态读出过程位线寄生电容的影响：导致存储电容上电荷的再分配读出信号微弱：根据电荷量相等，得输出电压VR的值为公式（4-25）缺点读出数据将破坏原来的存储信息读出信号微弱字线位线存储电容电路图2/2/2023ITICDRAM读信息时的电荷分配Cs存“1”时M1未开启时Cs上存的电荷为Qs1＝CsVs1BL被预充到VR，其上的电荷为QB1＝CBLVRM1导通后，Cs与CBL间电荷再分配，但总电荷不变结果BL上的电位为VB1同理，Cs存“0”时BL上的电位VB0读出电路必须分辩的电位差对于大容量DRAM，CBL远大于Cs，一般十几倍，因此DRAM的读出信号VB很微弱，需要使用灵敏放大器（SA）问题：1、电荷再分配破坏了Cs原先存的信息2、读出信号非常微弱T<1电荷传输效率2/2/2023ITICDRAM的设计存储单元设计目标高密度，提高存储容量，减小单元面积提高性能，尽量增大T，以降低读出电路的要求减小单元面积减小Cs，下限由读出电路最小可分辩的电压Vsense决定提高性能增大T减小CBL，增加Cs例由Vsense估算Cs的下限通常Vsense为百毫伏存储电容Cs＝A（COX＋Cj）不可能简单地通过增大面积A提高性能，只能改变Cs结构－A提高CoxCs结构：槽型(Trench)结构叠层(Stack)结构2/2/2023考题如下图所示电路：1T1CDRAM单元电路。设VDD=5V，VTH=1V。求在写入时VWL=？若写入“1”电平，则VBL=？在完成“1”写入后，CS上的电压VS=？为什么？若CS=30fF，位线寄生电容CB=0.6PF，由于电荷分享，位线放大器得到的输入信号Vsense为何值？字线WL位线BL存储电容电路图NMOSCSCB2/2/2023槽型(Trench)结构先做电容，后形成器件、电路2/2/2023先做器件，后形成电容，没有pn结电容泄漏减少叠层(Stack)结构2/2/20232/2/20232/2/2023总体结构行Row（字线WL）、列column（位线BL）的地址线公用，分时送入。减少封装管脚数地址缓冲器行、列译码器SA存储单元数据输入、输出缓冲器时钟及控制电路2/2/2023DRAM单元设计密度优值面积小、工艺简单性能优值CS/CB大设计改进把平板电容改为立体电容新材料：采用高介电常数介质立体电容和立体晶体管2/2/2023MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器2/2/2023SRAM的结构2/2/2023电路图2/2/2023工作原理静态存储方式（以双稳态电路作为存储单元）如图，共有六个管子组成保持状态时，字线WL为低电平，M5和M6都截止若单元原来存“0”，则V1=0、V2=VOH=VDD。M1导通、M2截止，维持V1=0若单元原来存“1”，则V1=1、V2=VOL=0。M3导通、M4截止，维持V1=1读操作时，选中单位的字线WL为高电平，M5和M6都导通，把单元的存储节点输出若单元原来存“0”，则M1和M5管导通，形成反向电位差若单元原来存“1”，则M2和M6管导通，形成正向电位差写操作时，选中单位的字线WL为高电平若写“1”，VBL=VOH、VBL=VOL，形成V1=1、V2=0若写“0”，VBL=VOL、VBL=VOH，形成V1=0、V2=12/2/2023SRAM读操作读操作时，选中单元WL为高，M5，M6导通。位线BL，!BL预充到高电平。若读1，BL保持VDD，!BL通过导通的M1、M5放电，使!BL上的电位下降。若读0，！BL保持VDD，BL通过导通的M3、M6放电，使BL上的电位下降。SRAM读1在两侧位线上形成电位差读‘1’>0读‘0’<0为提高速度并不等一侧位线下降为低电平，而是只要位线间建立一定的信号差就送读出放大器，放大输出。需要灵敏放大器，不用再生2/2/2023SRAM写操作写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备好待写入的信号。写1，BL＝1＝VDD，写0，BL＝0。BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的状态无关。写操作结束后，双稳单元将信息保存。SRAM写02/2/2023SRAM静态随机存取存储器工作原理不需要刷新。2/2/2023电路设计问题保持状态的稳定性反相器单元的转折电压工作速度重要的设计参数2/2/2023VDDGNDQQWLBLBLM1M3M4M2M5M66TSRAM2/2/2023电流镜负载CMOS差分放大器v1v2作用提高读出速度。放大微小的电压差。差分输入信号Vin＝v1－v2，放大后产生的差分输出电流为iout＝i1－i2i1i2IsVout＝RLiout是M1，M2的导电因子要求：M4，M5完全对称。M1,M2完全对称为了在提高灵敏度的同时，又能抗干扰，有时采用二级放大2/2/2023SRAM及其外围电路位线负载晶体管列选择灵敏放大器（列公用）数据读写电路2/2/2023SRAM中的地址探测技术提高速度、节省功耗利用地址变化探测电路，一旦地址变化，产生ATD信号，并用ATD触发其它时钟及控制信号开始读/写操作。使SRAM工作于异步模式，按需操作，不必受同步时钟的控制。ATD为正脉冲时，SRAM开始工作2/2/2023MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器2/2/2023ROM阵列例1高电平有效的行译码器多输入的或非门例2采用类NMOS结构由物理设计来完成2/2/2023结构与原理只读存储器（ROM)分为掩膜式编程式可擦写式掩膜和编程式ROM的结构2/2/2023NORROM选中的行Ri为高电平，其余维持低无nMOS的存“1”有nMOS的存“0”2/2/2023ROM的编程方式离子注入掩膜版编程通过离子注入产生增强和耗尽型MOSFET，用这两种晶体管表示所存的信息。有源区掩膜版编程通过有源区是否跨越多晶硅行线区分是否形成MOSFET。引线孔掩膜版编程通过MOSFET的漏是否有接地的引线孔，来区分所存的信息。2/2/20232/2/20232/2/2023ROM及其外围电路2/2/2023MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器2/2/2023非易失存储器NVM作为可编程、可擦除的ROM，需要满足的基本条件：编程时间短（<<1秒）、编程信息保存时间长（大于10年）2/2/2023浮栅存储器的结构示意图结构和信息存储原理利用浮栅上是否存在电荷来表示“0”和“1”利用沟道阈值电压不同区分信息“0”和“1”CONTROLGATEFLOATINGGATEDRAINSOURCE电可擦写的ROM热电子效应隧道击穿2/2/2023浮栅存储器单元未编程时所有单元存储信息“1”存储信息的编程（写“0”）：向浮栅中注入电子存储信息的擦除：从浮栅中排出电子注入电子编程的时间要很短注入到浮栅中的电子在不擦除时能够长时间停留（大于十年）因此对浮栅的的电子注入和擦除过程具有不对称特性由于对可编程、可擦除的ROM，要求：2/2/2023IMEPKU热电子注入隧穿注入2/2/2023Floating-gateAvalanche-injectionMOS浮栅雪崩注入MOSEPROM可以逐位写2/2/2023浮栅雪崩注入MOS浮栅上存负电荷的pMOS阈值低，足够多将导通，表示存1，否则存0擦除时用光，擦1。写入时需要很高的电压。2/2/2023浮栅隧道氧化层MOSFloating-GateTunnelOxide(FLOTOX)EEPROM浮栅上没有电荷时对应的阈值电压为Vtn0，示存0浮栅上有电荷时对应的阈值电压为Vtn1，示存1Vtn1=Vtn0－QF/CFVtn1>Vtn0读操作时，WL上的偏压VR满足Vtn1>VR>Vtn02/2/2023Floating-GateTunnelOxide(FLOTOX)擦写时WL接高电平，BL接低电平，其它字线接低电平，位线接高电平。低高高高高2/2/2023闪存结构与EEPROM相同，是单管结构，编程和擦除是以模块形式进行2/2/2023FlashEEPROM存储器编程方式与EPROM相同，采用热电子注入擦除方式采用FN隧穿机制浮栅氧化层厚度约10nmT型单元FlashEEPROM结构2/2/2023DINOR（分割位线的或非结构）

写（编程）将选中单元的阈值电压Vth设置为低，擦除操作把所选扇区的单元管的阈值电压Vth设置为高

2/2/2023非易失性存储器掩膜ROM只由一个MOS管构成，管子的栅极接字线、漏极接位线、源极共同接地。通过不同的光刻掩模版实现ROM中单元结构不同离子注入掩模版编程（截止：0，导通：1）有源区掩模版编程引线孔掩模版编程FPROM（FusePROM）多晶硅电阻编程的PROMEPROM（ErasablePROM）浮栅雪崩注入MOS编程：在栅和漏上加高电压（20伏）、源和衬底接地，使形成沟道、漏和衬底结雪崩击穿，产生热电子效应。有电子穿过薄氧化层存储在浮栅上，提高了器件的阈值电压擦除：紫外线照射，可在SiO2上产生电子-孔穴对，使浮栅电子消除而恢复正常EEPROM（在浮栅和衬底