第四章存储系统

第四章存储子系统本章需解决的主要问题：（1）存储器如何存储信息？（2）在实际应用中如何用存储芯片组成具有一定容量的存储器？第一节概述存储器的分类情况1.按存储器在系统中的作用分类（1）主存（内存）主要存放CPU当前使用的程序和数据。速度快容量有限（2）辅存（外存）存放大量的后备程序和数据。速度较慢容量大（3）高速缓存存放CPU在当前一小段时间内多次使用的程序和数据。速度很快容量小CPUCache主存外存2.按存储介质分类（1）半导体存储器利用双稳态触发器存储信息（动态存储器除外）信息易失速度快，非破坏性读出（单管动态存储器除外）（只读存储器除外）作主存、高速缓存。容量大，长期保存信息，（3）光盘存储器利用磁层上不同方向的磁化区域表示信息。速度慢。非破坏性读出，作外存。（2）磁表面存储器速度慢。利用光斑的有无表示信息。容量很大，非破坏性读出，长期保存信息，作外存。3.按存取方式分类随机存取：可按地址访问存储器中的任一单元，（1）随机存取存储器访问时间与单元地址无关。RAM：存取周期或读/写周期固存：（ns）可读可写ROM：只读不写PROM：用户不能编程用户可一次编程EPROM：用户可多次编程（紫外线擦除）EEPROM：用户可多次编程（电擦除）速度指标：作主存、高速缓存。FlashMemory（2）顺序存取存储器（SAM）访问时读/写部件按顺序查找目标地址，访问时间与数据位置有关。等待操作平均等待时间读/写操作两步操作速度指标（ms）数据传输率（字节/秒）（3）直接存取存储器（DAM）访问时读/写部件先直接指向一个小区域，再在该区域内顺序查找。访问时间与数据位置有关。三步操作定位（寻道）操作等待（旋转）操作读/写操作速度指标平均定位（平均寻道）时间平均等待（平均旋转）时间数据传输率（ms）（ms）（位/秒）第二节半导体存储器工艺双极型MOS型TTL型ECL型速度很快、功耗大、容量小电路结构PMOSNMOSCMOS功耗小、容量大工作方式静态MOS动态MOS（静态MOS除外）存储信息原理静态存储器SRAM动态存储器DRAM（双极型、静态MOS型）依靠双稳态电路内部交叉反馈的机制存储信息。（动态MOS型）依靠电容存储电荷的原理存储信息。功耗较大,速度快,作Cache。功耗较小,容量大,速度较快,作主存。4.2.1静态MOS存储单元与存储芯片1.六管单元（1）组成T1、T3：MOS反相器触发器T2、T4：MOS反相器T5、T6：控制门管Z：字线，选择存储单元位线，完成读/写操作W、W：VccT3T1T4T2T5T6ZWW（2）定义“0”：T1导通，T2截止；“1”：T1截止，T2导通。VccT3T1T4T2T5T6ZWW（3）工作T5、T6Z：加高电平，高、低电平，写1/0。VccT3T1T4T2T5T6ZWW导通，选中该单元。写入：在W、W上分别加读出：根据W、W上有无电流，读1/0。VccT3T1T4T2T5T6ZWW（4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。Z：加低电平，T5、T6截止，该单元未选中，保持原状态。静态单元是非破坏性读出，读出后不需重写。地址端：2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9～A0（入）数据端：D3～D0（入/出）控制端：片选CS=0选中芯片=1未选中芯片写使能WE=0写=1读电源、地2.存储芯片例.SRAM芯片2114（1K×4位）外特性：4.2.2动态MOS存储单元与存储芯片1.四管单元（1）组成T1、T2：记忆管C1、C2：柵极电容T3、T4：控制门管Z：字线位线W、W：T1T2T3T4ZWWC1C2T1T2T3T4ZWWC1C2（2）定义“0”：T1导通，T2截止“1”：T1截止，T2导通（C1有电荷，C2无电荷）；（C1无电荷，C2有电荷）。T1T2T3T4ZWWC1C2（3）工作Z：加高电平，T3、T4导通，选中该单元。写入：在W、W上分别加高、低电平，写1/0。读出：W、W先预充电至再根据W、W上有无电流，高电平，断开充电回路，读1/0。（4）保持T1T2T3T4ZWWC1C2Z：加低电平，T3、T4截止，该单元未选中，保持原状态。需定期向电容补充电荷（动态刷新），∴称动态。四管单元是非破坏性读出，读出过程即实现刷新。2.单管单元（1）组成C：记忆单元CWZTT：控制门管Z：字线W：位线（2）定义“0”：C无电荷，电平V0（低）“1”：C有电荷，电平V1（高）（4）保持写入：Z加高电平，T导通，在W上加高/低电平，写1/0。读出：W先预充电，根据W线电位的变化，读1/0。断开充电回路。Z：加低电平，T截止，该单元未选中，保持原状态。单管单元是破坏性读出，读出后需重写。CWZT（3）工作Z加高电平，T导通，3.存储芯片外特性：例.DRAM芯片2164（64K×1位）2164（64K×1）18916GNDCASDoA6A3A4A5A7空闲/刷新DiWERASA0A2A1Vcc地址端：A7～A0（入）数据端：Di（入）控制端：片选写使能WE=0写=1读电源、地分时复用，提供16位地址。Do（出）行地址选通RAS:列地址选通CAS:=0时A7～A0为行地址高8位地址=0时A7～A0为列地址低8位地址1脚未用，或在新型号中用于片内自动刷新。DRAM上节课回顾：相关芯片SRAMROM123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WEA6A5A4A3A0A1A2CSGND21141Kx412345678161514131211109GNDCASDoutA6A3A4A5A7NCDinWERASA0A2A1Vcc216464Kx1A7A6A5A4A3A2A1A0O0O1O2GND123456789101112242322212019181716151413VccA8A9VppCSA10PD/PGMO7O6O5O4O327162Kx8本节课主要内容：主存的组织现在商品化的最大容量的内存条是多大的？4G动态M的刷新4.3主存的组织（本节内容参考Intel、Hynix公司技术白皮书，电子工业出版社《计算机组成原理》）主存的校验M的逻辑设计与CPU的连接芯片类型选择4.3.1主存储器设计的原则地址分配和片选译码驱动能力与CPU的时序配合行选列选信号的产生4.3.2半导体存储器逻辑设计主要考虑：芯片的选用、地址分配与片选逻辑、信号线的连接等。设计步骤：确定芯片数量确定地址线和数据线数量确定片选逻辑画出逻辑图8088和相关内存芯片引脚123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WEA6A5A4A3A0A1A2CSGND21141Kx412345678161514131211109GNDCASDoutA6A3A4A5A7NCDinWERASA0A2A1Vcc216464Kx1A7A6A5A4A3A2A1A0O0O1O2GND123456789101112242322212019181716151413VccA8A9VppCSA10PD/PGMO7O6O5O4O327162Kx8INTELCPU连接参考1、位扩展方式（位并联方式）当主存储器的字数与单个存储芯片的字数相同而位数不同时，采用位扩展方式各芯片的数据输入/输出线相拼接，编址空间相同的芯片，地址线与片选信号相同，各芯片可公用。解：1）芯片数量=64Kx4/64Kx1=4片2）地址线16根A0-A15，数据线需将芯片的数据线从1根扩展到4根3）片选4）逻辑图例：主存容量64Kx4，可选芯片为芯片64Kx1CPU64Kx164Kx164Kx164Kx1A0A15D3D2D1D0片选CS接地或M/IOWED3D2D1D02、字扩展方式（字串联方式）当主存储器的字长与单个存储芯片的字长相同而字数不同时，采用字扩展方式例：主存容量64Kx8，可选芯片芯片8Kx8解：1）芯片数量=（64Kx8）/（8Kx8）=8片2）地址分配和片选逻辑每个芯片地址线只有13根（A12~A0)，CPU输出有16根（A15~A0)，（A12~A0)直接相连，（A15~A13)；连3-8译码器输入端，译码器输出端连到8个芯片3）逻辑图CPUA0A15D7D1D08Kx8A14A13A128Kx88Kx88Kx88Kx88Kx88Kx88Kx83/8译码器D7D1D0WE111110000001010011100101CSCSMREQ补充：741383-8译码器1译码器的任务是把二进制码转换成输出端的高（低）电位。VccY0Y1Y2Y3Y4Y5Y6ABCG2AG2BG1Y7GND1234567816151413121110974138补充：741383-8译码器2输出11111111111111111111111011111101111110111111011111101111110111111011111101111111XXXXXX0000010100111001011101111X00000000X011111111Y7Y6Y5Y4Y3Y2Y1Y0CBAG2A+G2BG1输入门控补充：访存地址的译码方式1全译码方式地址唯一CPUA0A12D0~D3A11A10A9G2AG2B3/8译码器D4~D7A15A14A13补充：访存地址的译码方式2CPUA0A12D0~D3A11A10A9G2AG2B3/8译码器D4~D7A15A14A13部分译码方式地址不唯一例1.用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0（低）,双向数据总线D7～D0（低）,读/写信号线R/W。给出芯片地址分配与片选逻辑,并画出M框图。解：1.计算芯片数用目标指标/可用芯片指标（4K×8）/（1K×4）

=8片3、字位同时扩展方式2.计算地址线和数据线数量可用芯片：地址线：A0-A9共10根数据线：D0-D3共4根目标存储器：地址线：A0-A11共12根数据线：D0-D7共8根存储器寻址逻辑3.地址分配与片选逻辑芯片内的寻址系统(二级译码)芯片外的地址分配与片选逻辑为芯片分配哪几位地址，以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，以便寻找芯片存储空间分配：4KB存储器在16位地址空间（64KB）中占据任意连续区间。64KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址寻址：A11～A04KBA15…A12A11A10A9……A0000

……

0任意值001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片选芯片地址低位地址分配给芯片，高位地址形成片选逻辑。芯片芯片地址片选信号片选逻辑1K1K1K1KA9～A0A9～A0A9～A0A9～A0CS0CS1CS2CS3A11A10A11A10A11A10A11A104.连接方式（1）扩展位数4

1K×4

1K×4410

1K×4

1K×4410

1K×4

1K×44104

1K×4

1K×441044A9~A0D7~D4D3~D044R/WA11A10CS3（2）扩展单元数（4）连接控制线（3）形成片选逻辑电路MREQA11A10CS0A11A10CS1A11A10CS241K×4

1K×44101K×41K×44101K×41K×441041K×41K×441044A9~A0D7~D4D3~D044R/WA11A10CS3MREQA11A10CS0A11A10CS1A11A10CS2例：往内存0000100000000000写入10100101，该如何控制并选中哪个芯片的哪个单元？1010100101字扩展上节课回顾：主存的组织位扩展字位同时扩展1kx4->4kx8本节课内容：（参考Intel、Hynix公司技术白皮书，电子工业出版社《计算机组成原理》）主存组织进阶动态M的刷新主存的校验与CPU的连接例：用2Kx8的ROM芯片和2114芯片组成一个8Kx8的存储器，其中RAM占6K（0000H~17FFH），ROM占2K（1800H~1FFFH）。WECPUA0A12D0~D3A11A10A93/8译码器111110第1组第2组101CS211421142114211421142114第6组001000ROMD4~D7？例：用16Mx8的RAM芯片HY57V28820HC(L)T组成一个128Mx8的存储器。CPUA0A2616Mx8A25A24A2316Mx816Mx816Mx816Mx816Mx816Mx816Mx83/8译码器D7D1D0WE111110000001010011100101CSCSMREQHY57V28820HC(L)TFUNCTIONALBLOCKDIAGRAMCL(CASLatency)TimeofRAStoCASDelayRASActiveTimeRASCycleTimeAccessTimeRASPrechargeTimeData-OutHoldTimeHY57V28820HC(L)CHARACTERISTICS时间内存延迟时间有个专门的术语叫“Latency”。内存工作时，在要读取或写入某数据，内存控制芯片会先把数据的列地址传送过去，这个RAS信号（Row

Address

Strobe，行地址信号）就被激活，而在转化到行数据前，需要经过几个执行周期，然后接下来CAS信号（Column

Address

Strobe，列地址信号）被激活。在RAS信号和CAS信号之间的几个执行周期就是RAS-to-CAS延迟时间。在CAS信号被执行之后同样也需要几个执行周期,即CASLatency(CL)此执行周期在使用标准PC133的SDRAM大约是2到3个周期；而DDR

RAM则是4到5个周期。在DDR中，真正的CAS延迟时间则是2到2.5个执行周期。RAS-to-CAS的时间则视技术而定，大约是5到7个周期，这也是延迟的基本因素。CL设置较低的内存具备更高的优势，这可以从总的延迟时间来表现。内存总的延迟时间有一个计算公式，总延迟时间=系统时钟周期×CL模式数+存取时间（tAC）。首先来了解一下存取时间（tAC）的概念，tAC是Access

Time

from

CLK的缩写，是指最大CAS延迟时的最大数输入时钟，是以纳秒为单位的，与内存时钟周期是完全不同的概念，虽然都是以纳秒为单位。存取时间（tAC）代表着读取、写入的时间，而时钟频率则代表内存的速度。

举个例子来计算一下总延迟时间:比如一条DDR333内存其存取时间为6ns，其内存时钟周期为6ns（DDR内存时钟周期＝1X2/内存频率，DDR333内存频率为333，则可计算出其时钟周期为6ns）。我们在主板的BIOS中将其CL设置为2.5，则总的延迟时间＝6ns

X2.5＋6ns＝21ns，而如果CL设置为2，那么总的延迟时间＝6ns

X2＋6ns＝18

ns，就减少了3ns的时间。设CPU共有16根地址线和8根数据线，并用作访存控制信号，作读写命令信号(高电平读，低电平写)。设计一个容量为32KB，地址范围为0000H~7FFFH，且采用低位交叉编址的四体并行存储器。要求：(1)采用下图所列8KX8芯片，详细画出CPU和存储芯片的连接图。(2)指出结果中每个存储芯片的容量及地址范围(用十六进制表示)。例：答：32KB四体结构的存储器可由4片8K×8位存储芯片组成，由于采用低位交叉编址，因此需用末两位地址A1、A0控制片选信号，用13根地址线A14～A2与存储芯片的地址线相连。满足地址范围为0000H～7FFFH的存储器与CPU的连接图如图所示，图中每片存储芯片的地址范围是：第0片0，4，......，7FFCH第1片1，5，......，7FFDH第2片2，6，......，7FFEH第3片3，7，......，7FFFH4.3.3主存与CPU、系统总线的连接系统模式1）最小系统模式2）较大系统模式3）专用存储总线模式速度匹配与时序控制CPU操作和访存操作的时钟周期数据通路匹配主存相关控制信号4.3.4主存芯片技术同步突发静态随机存储器SBSRAM多端口SRAM先进先出存储器FIFO扩展数据输出动态随机访问存储器EDODRAM同步动态随机访问存储器SDRAM4.3.5动态存储器的刷新1.刷新定义和原因定义：刷新。动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。定期向电容补充电荷原因：注意刷新与重写的区别。破坏性读出后重写，以恢复原来的信息。2.最大刷新间隔在此期间，必须对所有动态单元刷新一遍。非破坏性读出的动态M，需补充电荷以保持原来的信息。2ms3.刷新方法按行读。刷新一行所用的时间刷新周期（存取周期）刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。对主存的访问由CPU提供行、列地址，随机访问。CPU访存：动态芯片刷新：由刷新地址计数器提供行地址，定时刷新。2ms内集中安排所有刷新周期。4.刷新周期的安排方式死区用在实时要求不高的场合。（1）集中刷新R/W刷新R/W刷新2ms50ns（2）分散刷新各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns用在低速系统中。2ms（3）异步刷新例:各刷新周期分散安排在2ms内。用在大多数计算机中。每隔一段时间刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新请求刷新请求（DMA请求）（DMA请求）数据校验码是一种有发现某些错误或有自动纠错能力的数据编码方法。码距：是指任意两个合法码之间不同二进制位的最小个数。如仅有一位不同，则码距为1。

例：如果用4位二进制表示16种状态，则16种编码都用到了，此时码距为1，即任何一个状态的4位码中的1位或几位出错，都会变成另外一个合法码，此时无查错能力。如果用如下编码表示0-7，即0000，0011，0101，0110，1001，1010，1100，1111，则码距为2，若1位出错，则变成非法码，可以查出。4.3.6主存储器的校验奇偶校验码是主存采用的一种最简单的行之有效的方法。1）构成法则：在数据码的右边再加上1位奇偶校验位，若是奇校验，就把该编码中1的个数凑成奇数，若是偶校验，就把该编码中1的个数凑成偶数。

2）特点在有效信息后加1位校验位，组成校验码码距为2，能查出代码信息有奇数位出错，但不能确定是哪一位出错。例：有效信息10110001奇校验码101100011

//1的个数为奇数

偶校验码101100010

//1的个数为偶数

校验码包含有效信息和校验位奇偶校验逻辑主要采用异或门校验码的生成和检错。偶校验逻辑图

偶形成偶校错:0表示无错⊕⊕⊕⊕⊕D7D6D5D4D3D2D1D0校验位

⊕⊕⊕偶校验举例

⊕⊕⊕⊕⊕偶形成偶校错:0表示无错D7D6D5D4D3D2D1D0校验位111001110⊕⊕⊕⊕⊕⊕⊕⊕D7D6D5D4D3D2D1D0校验位⊕⊕⊕1010000100001第四节磁表面存储器4.4.1存储原理与技术指标1.读写原理存储介质：磁层读/写部件：磁头（1）写入在磁头线圈中加入磁化电流（写电流），并使磁层移动，在磁层上形成连续的小段磁化区域（位单元）。（2）读出磁头线圈中不加电流，磁层移动。当位单元的转变区经过磁头下方时，在线圈两端产生感应电势。读出信号磁通变化的区域磁表面存储器特点：1）记录信息可以长期保存，具有非易失性。2）非破坏性读出。3）记录介质可以重复使用4）由于是连续记录，所以基本上是顺序存取方式，不能象RAM那样随机读写。5）由于是连续记录,需要比较复杂的寻址定位系统6）由于在相对运动中进行读写，可靠性较低，需要比较复杂的校验技术。4.4.3磁记录编码方式1磁记录方式就是采用某种变换规律，将一串二进制代码序列转换成记录磁层中相应的磁化状态。实际上就是如何按照写入代码序列形成相应的写入电流波形。观念的变化：静态的：两种相反状态表示0/1动态的：变与不变，变化相位不同，变化频率不同一个位单元对应一位代码发展到一串位单元对应一串代码序列1、归零制（RZ）写0时，发-I电流脉冲，然后回零（I=0）写1时，发+I电流脉冲，然后回零（I=0）缺点：归零是不必要的2、不归零制（NRZ）写0时维持-I不变，不归零写1时维持+I不变，不归零缺点：一串0或1不易分辨个数3、不归零1制（NRZ1）写入规律：见1就翻见下图写电流波形写0时，写入电流维持原方向不变（-I或+I）写1时，写入电流方向翻转（-I+I或+I-I）001101+I-II缺点：没有自同步能力优点：转变区少，密度高4、调相制（PM）写入规律：写0，在位单元中间位置让写入电流负跳变（+I-I）写1，在位单元中间位置让写入电流正跳变（-I+I）001101I优点：有自同步能力，密度高，用于磁带机5、调频制（FM）写入规律：在每个位单元开始时，写入电流都改变1次方向，留下1个转变区，作本位同步信号；写0，位单元中间不变写1，在位单元中间位置让写入电流改变方向001101I优点：有自同步能力，密度高，用于早期磁盘+I-I6、改进的调频制（MFM，M2F）写入规律：写一个0时，位单元中间不变，写入两个以上0时，在它们交界处改变写入电流方向写1，在位单元中间位置让写入电流改变方向，将位单元交界处的转变区省去001101I优点：有自同步能力，密度更高，用于软盘和小容量硬盘7、群码制（GCR）基本方法：将4位一组的数据码，整体转换为5位一组的记录码，在数据码中，连续0的个数不受限制，但在转换后的记录码中，连续0的个数不超过两个；转换后的记录码按NRZ1制写入磁带。转换规律见P224优点：克服了NRZ1制的缺点，用于数据流磁带机例：画出1100101的各种写入电流波形1100101不归零1II调相制II调频制改进调频制4.4.4海明校验1、什么是海明校验？海明校验实质上是一种多重奇偶校验，即将代码按一定规律组织为若干小组，分组进行奇偶校验，各组的检错信息组成一个指误字，不仅能检测是否出错，而且在只有1位出错的情况下指出是哪1位出错，从而将该位自动变反纠正。设校验码为N位，其中有效信息为k位，校验位为r位，分成r组作奇偶校验，产生r位检错信息。这r位检错信息构成一个指误字，可指出2r种状态，其中一种状态表示无错，剩下的2r–1种状态可指出2r–1位中某位出错。所以N=k+r<=2r–1例：r=3,则N=k+r<=7，所以k<=4,即4位有效信息加3位校验位。有效信息位数与校验位位数的关系k12~45~1112~2627~5758~120…r234567…2、分组原则

海明码中，位号数（1，2，3，…，n）中为2的权值的那些位（1（20），2（21），4（22），…，2r-1)位，作为奇偶校验位，记作P1，P2，…，Pr，余下的作为有效信息位。例：N=11，k=7,r=4的海明码位数为：位号1234567891011Pi占位P1P2XP3XXXP4XXXX为有效信息，海明码的每一位都被P1，P2，…，Pr中的一至若干位所校验。规律：第i位由校验位位号之和等于i的那些校验位所校验。如：第5位，被P1、P4校验，第7位，被P1、P2、P4校验。由上述规律可得下表：海明码位号需占用的校验位号备注1234567891011121、241、42、41、2、481、82、81、2、81=12=23=1+24=45=1+46=2+47=1+2+48=89=1+810=2+811=1+2+8校验位位号被校验位位号1（P1）2（P2）4（P3）8（P4）1、3、5、7、9、112、3、6、7、10、114、5、6、78、9、10、11从上表，可看到某一位是由哪几个校验位所校验的，反过来，每个校验位，都校验着它后面的一些确定位上的有效信息，包括校验位本身。归纳得下表：例：N=7，k=4,r=3。4位有效信息为A1A2A3A4=1010。解：1）分组，设校验位，偶校验1234567指误字P1P2A1P3A2A3A4第3组√√√√G3第2组√√√√G2第1组√√√√G1正确码1011010G3G2G1=0001位错1011110G3G2G1=1012）编码如下：10110103）查错和纠错看指误字G3G2G1=？，如果为0，则正确，如果不为0，则其值就是出错的位号。G3=P3⊕A2⊕A3⊕A4G3=P2⊕A1⊕A3⊕A4G3=P1⊕A1⊕A2⊕P4例：有效信息1011，求海明码。解：0110011需写出过程循环冗余校验码CRC是磁表面存储器、网络通信等串行通信中广泛使用的校验方法。一般是在k位有效信息后拼接r位校验码。规则：让校验码除以某一约定的代码，如果除得尽，则校验码正确，除不尽，则余数指明出错的位置。一、模2运算模2运算是指以按位模2相加为基础的四则运算，运算时不考虑进位和借位。1、模2加减：即按位加，可用异或逻辑实现。模2加与模2减的结果相同，即0+0=0，0+1=1，1+0=1，1+1=0。2、模2乘：按模2加求部分积例：1010X1011010000010101000103、模2除；按模2减求部分余数，每求一位商使部分余数减少一位。上商的原则是：当部分余数的首位为1时，商1；当部分余数的首位为0时，商0；当部分余数的位数小于除数的位数时，该余数即为最后余数。例：101//商10110000

101//部分余数首位为1

010

000//部分余数首位为0100

101//部分余数首位为101//余数二、编码将有效信息视为数字，用多项式描述，定义有效信息为M（x），约定的除数为G（x），用来产生余数，G（x）又叫生成多项式，余数为R（x），就是校验位。如：有效信息1011M（x）=x3+x+11、将M（x）左移r位，变成M（x）.xr，右边空出r位，以便拼接r位校验信息。即：信息码：k位左移r位：k位r位2、用r+1位的生成多项式G（x）对M（x）.Xr作模2除，得到商Q（x）和余数R（x）。（由除法规则，要求r+1位余数，除数需要r位）所以M（x）.Xr=Q（x）.G（x）+R（x）3、上式即：M（x）.Xr-R（x）=Q（x）.G（x）M（x）.Xr+R（x）=Q（x）.G（x）//模2时加和减效果一样。因为M（x）.Xr的后r是0，所以上式就是将M（x）与R（x）相拼接。4、在实际应用中，通常把R(x)称为校验码，记CRC例：将4位有效信息1100编成循环冗余校验码，生成多项式为1011。解：M（x）=x3+x2即：1100，M（x）.xr=x6+x5即：1100000(r=3)G（x）=x3+x+1即：1011M（x）.xr1100000010所以：—————=———+——G（x）10111011M（x）.Xr+R（x）=1100000+010=1100010即：循环冗余校验码为1100010出错模式表G（x）=1011A1A2A3A4A5A6A7余数出错位正确1100010000无出错11000111100000110011011010101110010100001001000100010101000111101111017654321特点：1、余数不为0，表示有错，其值与出错位序号一一对应。2、余数继续除下去，将按上表循环。逻辑实现简单。3、生成多项式要特别选取。例：有效信息1010，生成多项式1011，求CRC码解：1010001需写出过程2.技术指标道密度：（1）记录密度（2）存储容量位密度：单位长度内的磁道数磁道上单位长度内的二进制代码数。非格式化容量：格式化容量：总位数用位密度计算。有效位数用扇区內的数据块长度计算。平均存取时间带：平均等待时间盘：平均定位、平均旋转时间衡量查找速度ms数据传输率衡量读/写速度b/s、B/s（3）速度4.3.2磁盘存储器适用于调用较频繁的场合，常作为主存的直接后援。磁盘磁盘控制器磁盘驱动器+接口磁盘适配器盘片、磁头定位系统、传动系统1.组成（1）软盘信息分布与寻址信息1）信息分布盘片：单片，双面记录。磁道：盘片旋转一周，磁头的作用区域。扇区：磁道上长度相同的区段。存放数据块。各道容量相同,各道位密度不同,内圈位密度最高。非格式化容量=内圈位密度×内圈周长×道数/面×面数格式化容量=字节数/扇区×扇区数/道×道数/面×面数驱动器号、磁头号、磁道号、扇区号、扇区数2）寻址信息3）、工作速度平均寻道（定位）时间约100MS（软盘）9MS（硬盘）2、平均旋转延迟（等待）时间约50MS，取决于转速以1200转/分为例1t=———秒=1/20秒=1000/20毫秒=50毫秒1200/603、数据传输率单位时间内的数据读写量。盘组：多个盘片，双面记录。各记录面上相同序号的磁道构成一圆柱面。圆柱面：扇区（定长记录格式）（2）硬盘信息分布与寻址信息1）信息分布（柱面数=道数/面）

数据块:记录块（不定长记录格式），无扇区划分。驱动器号、圆柱面号、磁头号、扇区号（记录号）、交换量。2）寻址信息选择磁盘组选择盘面选择磁道选择起始扇区扇区数例：定长记录格式2.记录格式（磁道格式）磁道时间磁道索引脉冲间隔扇区1扇区2扇区n间隔扇区i标志区：标志信息、CRC校验码数据区：标志信息、CRC、数据字段3.磁盘基本操作寻址操作寻道：磁头径向移动寻找扇区：盘片旋转（1）读/写操作串行读/写DMA方式传送（2）4.7.3廉价冗余磁盘阵列1RAID是由美国加州大学伯克利分校的D.A.Patterson教授在1988年提出的。RAID是RedundentArrayofInexpensiveDisks的缩写，直译为“廉价冗余磁盘阵列”，也简称为“磁盘阵列”。实际上，RAID技术就是利用多个硬盘的组合提供高效率及冗余的功能。RAID的优点1、传输速度高2、容错3、价格低4.7.3廉价冗余磁盘阵列2RAID的级别1、RAID0RAID0需要至少两个硬盘，是没有任何保护的，它只是将两个或多个相同型号及容量的硬盘组合起来，而当系统提取数据时，它可以同时由所有硬盘（同一个阵列里）读出数据，速度会比一个硬盘快得多。而亦因为它没有任何的数据保护，只要其中一只硬盘出事，所有数据便会被破坏。所以RAID0通常应用在一些非重要资料上，如影像撷取。磁盘阵列的总容量为各个硬盘容量之和。4.7.3廉价冗余磁盘阵列32、RAID1这个级别由两个（只有两个）硬盘组成，亦可称为镜像（Mirroring）。每一个资料均会相同的写在两个硬盘上，镜像就是因为两个硬盘的内容将会一模一样，但对于系统来说都只会见到一个硬盘。当然，资料写入的时间可以会长一点，但读则没有影响，因为两个硬盘是可以同时读取资料的。磁盘阵列的总容量为其中一块硬盘的容量。4.7.3廉价冗余磁盘阵列43、RAID2RAID2又叫纠错海明码磁盘阵列。磁盘阵列中的第一个、第二个、第四个……第2n个硬盘是专门的校验盘，用于校验和纠错，例如七个硬盘的RAID2，第一、二、四个硬盘是校验盘，其余的用于存放数据。使用的硬盘越多，校验盘在其中占的百分比越少。RAID2对大数据量的输入输出有很高的性能，但少量数据的输入输出时性能不好。RAID2很少实际使用。4.7.3廉价冗余磁盘阵列54、RAID3这个级别需要至少三个硬盘。数据会被分割成相同大小的基带条（stripe）并存放于不同的硬盘上。其中的一个硬盘将会被指定为用来储存校验值，这个校验值是RAID卡根据前面硬盘中存放的数据而运算出来，这样当其中一个硬盘有问题时，用户可以更换硬盘，RAID卡便会根据其他数据重构并存放在新硬盘里。RAID3可以提供高速数据读取，但只针对单用户模式；如果多人同时读取资料，RAID3不是理想选择。它更适用于I/O传输，而不是大文件传输。因为提供奇偶校验的磁盘常成为瓶颈，所以在没有相应技术的情况下，如回写高速缓存技术，不常使用。如果组成磁盘阵列的硬盘相同，磁盘阵列的总容量为各个硬盘容量之和减去一块硬盘的容量。4.7.3廉价冗余磁盘阵列65、RAID5这个级别也是需要至少三个硬盘。数据会分割跟RAID3一样，但并不会有一个特定的硬盘将来储存校验值，所有数据及校验值都会分布在所有硬盘上。RAID5消除了RAID3在写数据上的瓶颈，可以提供高速数据读取并针对多用户模式，RAID5所提供的功能及表现是有RAID级别之中最好的。RAID5常使用缓冲技术来降低性能的不对称性。与RAID3一样，如果组成磁盘阵列的硬盘相同，磁盘阵列的总容量也为各个硬盘容量之和减去一块硬盘的容量。RAID5级以合理的价位提供了最佳的性能和数据安全性，因此目前它很受欢迎。4.7.3廉价冗余磁盘阵列66、RAID6这个级别需要至少五个硬盘。见参考资料4.7.4SCSI接口1SCSI就是指SmallComputerSystemInterface(小型计算机系统接口)，它最早研制于1979，原是为小型机研制出的一种接口技术，但随着电脑技术的发展，现在它被完全移植到了普通PC上。现在的SCSI可以划分为SCSI-1和SCSI-2(SCSIWide与SCSIWindFast)，最新的为SCSI-3，不过SCSI-2是目前最流行的SCSI版本。SCSI广泛应用于如：硬盘、光驱、ZIP、MO、扫描仪、磁带机、JAZ、打印机、光盘刻录机等设备上。它的优点非常多主要表现为以下几点：1、适应面广，扩展性强2、多任务3、宽带宽（160MB/s）4、少CPU占用率4.7.4SCSI接口2发展：1、SCSI-1—最早SCSI是于1979年由美国的Shugart公司（Seagate希捷公司的前身）制订的，并于1986年获得了ANSI（美国标准协会）承认的SASI(ShugartAssociatesSystemInterface施加特联合系统接口)，这就是我们现在所指的SCSI-1，它的特点是，支持同步和异步SCSI外围设备；支持7台8位的外围设备最大数据传输速度为5MB/S；支持WORM外围设备。4.7.4SCSI接口32、SCSI-2—90年代初（具体是1992年），SCSI发展到了SCSI-2，当时的SCSI-2产品（通称为FastSCSI）是能过提高同步传输时的频率使数据传输率提高为10MB/S,原本为8位的并行数据传输称为：NarrowSCSI；后来出现了16位的并行数据传输的WideSCSI,将其数据传输率提高到了20MB/S。3、SCSI-3—1995年推出了SCSI-3，其俗称UltraSCSI，全称为SCSI-3Fast-20ParallelInterface（数据传输率为20M/S）它采用了同步传输时钟频率提高到20MHZ以提高数据传输的技术，因此使用了16位传输的Wide模式时，数据传输即可达到40MB/s。其允许接口电缆的最大长度为1.5米。4.7.4SCSI接口44、1997年推出了Ultra2SCSI(Fast-40)，其采用了LVD（LowVoltageDifferential，低电平微分）传输模式，16位的Ultra2SCSI(LVD)接口的最高传输速率可达80MB/S,允许接口电缆的最长为12米，大大增加了设备的灵活性。5、1998年9月更高的数据传输率的Ultra160/mSCSI(Wide下的Fast-80)规格正式公布，其最高数据传输率为160MB/s，这给电脑带来更高的系统性能。存储体系局部性原则（时间局部性，空间局部性）、时间局部性：如果一个存储项被访问，可能会被很快再次访问到空间局部性：如果一个存储项被访问，该项及其相邻的项可能马上被访问到。设计目标1、存储体系和处理器速度的匹配。2、考虑速度，容量和价格层次化存储系统的构成高速缓冲存储器高速缓冲存储器是在CPU的通用寄存器和主存之间的子系统Cache用来存放当前最活跃的程序和数据，作为主存某些局部区域的副本。Cache的工作原理和结构CPU访问主存时，由硬件控制，先访问Cache，如果在Cache中找到数据（称为命中），即可高速读取，如果没有找到（称为未命中），仍需到内存读取。Cache储存器的基本结构1）地址映象将主存和Cache的存储空间划分为若干同样大小的页（也叫块）。如1MB主存，划分为2048页，每页512B，Cache容量8KB，划分为16页，每页512B。Cache储存器1）直接映象映象函数为：j=imod2n

j为Cache块地址，i为主存块地址，2n为Cache页数见书P220优点：地址变换简单缺点：Cache地址与主存地址对应关系较死，有浪费。Cache储存器2）全相联映象允许主存的每一块信息可以存到Cache的任何一个块空间，也可用替换算法从被占满Cache中替换掉任何一块信息。见书P221优点：灵活缺点：速度慢，有可能要与所有标记全部比较，才能确定命中否。成本高Cache储存器3）组相联映象1存储空间的页面分组，组间直接映象，组内全相联映象映象规律：1）Cache组号=内存页号modCache组数2）Cache组内全相联3）组相联映象2标记0页标记1页标记2页