集成电路第二章课件

第二章集成电路制作工艺北京工业大学电控学院耿淑琴12.1集成电路加工的基本操作2.1.1形成某种材料的薄膜2.1.2在各种薄膜材料上形成需要的图形2.1.3通过掺杂改变材料的电阻率或杂质类型22.1.1形成某种材料的薄膜膜：二氧化硅（SiO2）、多晶硅、氮化硅、金属硅化物、金属薄膜方法：化学汽相淀积（ChemicalVaporDeposition-CVD）物理汽相淀积（PhysicalVaporDeposition-CVD）高温热氧化法（氧气由外部送入反应室）生成SIO2要消耗衬底上的硅。342.1.1形成某种材料的薄膜淀积方法薄膜均匀覆盖在硅片上；氧化方法可以实现局部SIO2膜。52.1.2在薄膜上形成图形光刻和刻蚀甩胶曝光（亮区和暗区）显影刻蚀（湿法刻蚀和干法刻蚀）去胶62.1.2在薄膜上形成图形光刻和刻蚀(光刻是决定特征尺寸的关键工艺-不断实现更小的线条图形)甩胶：正胶和负胶（高分辨率都采用正胶）曝光：亮区和暗区显影刻蚀：湿法刻蚀和干法刻蚀（现IC都采用干法刻蚀）去胶7光刻和刻蚀（负胶）原理8正胶和负胶的差别92.1.3掺杂改变电阻率或杂质类型掺杂原理10硅的共价键11金刚石结构12硅晶格的二维表示13掺磷14掺硼—未电离15掺硼—电离16多子与少子n0×p0=ni217掺杂电阻率或杂质类型衬底通过扩散或离子注入改变材料的电阻率，或改变局部的杂质类型，形成pn结集成电路中主要是通过离子注入进行掺杂(doping)常温注入离子注入需要退火集成电路中掺杂工艺用于改变材料电阻182.1.3掺杂改变电阻率或杂质类型总之，IC通过形成薄膜、形成图形、掺杂这样一些基本工序多次加工制成的192.2典型的CMOS结构和工艺CMOS—ComplementaryMOS由NMOS和PMOS组成202.2.1MOS晶体管的结构和分类1.MOS晶体管的结构沟道长度L和沟道宽度W（若忽略场氧化层在有源区边缘形成的鸟嘴，也是有源区的宽度，）栅极G、源极S和漏极D和体端衬底BMOSFET平面图212.2.1MOS晶体管的结构和分类纵深方向：栅电极(一般是高掺杂的多晶硅)

、栅绝缘层(一般是二氧化硅）和半导体硅衬底水平方向（有源区）：源区、沟道区和漏区，沟道区和硅衬底相通(也叫体区Bulkbody)

MOSFET剖面图222.2.1MOS晶体管的结构和分类栅极通过SIO2与其他区隔离，绝缘栅场效应晶体管。栅氧化层厚度tox,源漏区与衬底形成的PN结深xj。MOSFET剖面图23M晶体管的实际沟道长度沟道长度L应是源、漏区和衬底形成的冶金结之间的距离，与版图上多晶硅的栅长不同。源、漏区的杂质有横向扩散长度LD

，实际的沟道长度为：L=LG-2LDLD近似为0.8xj。忽略了多晶硅栅图形的加工误差，假设LG和版图设计的栅长一样。24MOS晶体管的实际沟道宽度

考虑场区氧化时场氧化层在有源区(WA)边缘形成的鸟嘴（birdbeak）(WD)，实际的沟道宽度为W=WA–2WD鸟嘴252.2.1MOS晶体管的结构和分类2.MOS晶体管的分类NMOS晶体管：p型硅衬底上的n+源漏区，工作时在栅极下方的p型硅衬底的表面上形成n型导电沟道PMOS晶体管：n型硅衬底上的p+源漏区，工作时在n型硅衬底上的表面形成p型导电沟道262、MOS晶体管的分类NMOS：增强型VTN>0

耗尽型VTN<0PMOS：增强型VTP<0

耗尽型VTP>0

27N沟增强型28N沟耗尽型29P沟增强型30P沟耗尽型31四种MOS晶体管的符号与结构323.增强型NMOS工作原理VGS>VT>0，沟道区半导体表面达到强反型，即源漏极连通。当VDS>0且较小时,形成漏极指向源极的横向电场，电子从S到D极。反型层相当于线性电阻，电流随漏电压增大而线性增大。增强型NMOS电流-电压特性33耗尽区2.2.1MOS晶体管的结构和分类3.增强型NMOS工作原理随着VDS增大，从源到漏沿沟道方向的电位差加大，沟道和衬底之间的反向偏压逐渐加大，使耗尽层电荷逐渐增加，而反型层电荷逐渐减少。增强型NMOS电流-电压特性342.2.1MOS晶体管的结构和分类3.增强型NMOS工作原理VDS=VGS-VT,漏端反型层电荷为0，沟道夹断。增强型NMOS电流-电压特性352.2.1MOS晶体管的结构和分类3.增强型NMOS工作原理VDS>VGS-VT，夹断区向源端移动，在夹断点和漏区之间形成耗尽区（夹断区）。沟道夹断后，运动到夹断点的载流子被夹断区的强电场直接拉到漏极。源端到夹断点的电压保持为VGS-VT,故电流保持恒定，即饱和区特性。增强型NMOS电流-电压特性36四种MOS晶体管的输入特性曲线37由以上分析,可以得到MOSFET两个重要特性曲线：MOS管的转移特性曲线

MOS管的I-V特性曲线（输出特性曲线）体现VGS对ID

大小的控制：记作：ID=F(VGS)VDS=常数VT：开启电压，当VGS>VT时，方有电流体现VDS对MOS管电流的控制作用382.2.1MOS晶体管的结构和分类MOSFET是电压控制元件(MOS是金属-氧化物-半导体场效应晶体管Mental–Oxide-SemiconductorFieldEffectTransistor-MOSFET)MOSFET基本特性由栅压对电路元件进行控制,降低了功耗MOSFET自然隔离，提高了集成度较TTL更适合作成LSI和VLSI39

用MOSFET(MOS场效应晶体管)，几乎可实现MOSIC中所需的全部电路元件：

非线性电阻MOS电容作为有源驱动元件用传输门的形式构成：门控结构利用栅电容能存储电荷的效应，构成简单的动态电路，可制作高集成度的动态存储器利用浮栅结构，制作可改写的“只读存储器”，EPROM40MOS结构特点

结构简单面积小高输入阻抗D、S对称性结构，便于连线有效工作区集中在半导体表面，并与衬底隔离41MOS晶体管工作的三维能带图分析VGS=0

沟道区半导体处于平带VGS=0

两个N+区与沟道区（P型硅）形成PN结自建场即有“PN结势垒”，但无电流42VGS>0／VDS=0

形成纵向电场（X方向），P型硅衬底表面向下弯曲，形成沟道。但从S到D费米能级保持水平，故仍没有电流。VGS>0/VDS>0

在Ｘ方向纵向电场作用下，形成沟道，在Ｙ方向发生傾斜，形成电场，电子从S向D运动从而形成电流，记为ID。432.2.2MOS晶体管的结构和分类CMOS工艺要解决在一块衬底上同时制作NMOS和PMOS现在，CMOS集成电路大多采用P衬底n阱工艺，即NMOS直接做在P衬底上，PMOS做在n阱中。44N阱CMOS反相器版图452.2.2.1衬底选择<100>晶向硅片（界面态密度低，迁移率高，缺陷少，有利于提高器件性能）电阻率10~50Ωcm700μm厚还可以采用外延硅片46◆n阱CMOS

结构和工艺流程

以n阱CMOS

为例来归纳：CMOSIC实际加工需经过几十甚至上百道工序，其主要工艺如下：

1、衬底硅片的选择（晶向100（界面态密度低，迁移率高，缺陷少，有利于提高器件性能）厚700μm、电阻率10～50Ω.cm）

2、制作n阱

3、场区氧化（有源区以外的“统称”，此区易形成寄生沟道）

4、制作硅栅

5、形成源、漏区

6、形成金属互连线

47氧化层生长光刻1，刻N阱掩膜版氧化层P-SUB首先对原始硅片热氧化，形成初始氧化层作为阱区注入的掩蔽层。48曝光光刻1，刻N阱掩膜版光刻胶掩膜版49氧化层的刻蚀光刻1，刻N阱掩膜版50N阱注入光刻1，刻N阱掩膜版磷P51形成N阱N阱P-SUB阱推进注磷后进行高温退火—阱区推进52氮化硅的刻蚀光刻2，刻有源区掩膜版二氧化硅掩膜版N阱MOS晶体管之间通过厚氧化层隔离。先在硅片上生长一层SIO2减少硅和氮化硅之间的应力。而后淀积氮化硅作为场区氧化的掩蔽膜。因为氧和水汽通过氮化硅层的扩散速度极慢，有效组织氧到达硅面，且氮化硅的氧化速度极慢只有硅的氧化速度的1/25。通过光刻和刻蚀去掉场区的氮化硅和SIO2。53场氧的生长光刻2，刻有源区掩膜版二氧化硅氮化硅掩膜版N阱LOCOS工艺：有源区有氮化硅和SIO2的保护，故对场区进行热氧化形成SIO2。会消耗硅片上的一部分硅，一部分向上延伸。氧会通过氮化硅的边缘向有源区侵蚀，形成鸟嘴。在缓冲氧化层上再增加一薄层多晶硅作缓冲，可减小鸟嘴。实际中先对场区进行注入硼提高P衬底的表面掺杂度，防止形成寄生沟道。因为金属线、场氧化层、P衬底也是一个MOS结构。场区注入可提高场区表面反型的阈值电压，正常工作电压下不会形成反型或沟道。54去除氮化硅光刻3，刻多晶硅掩膜版FOXN阱场区氧化后，要去掉硅片上的氮化硅和缓冲氧化层。55重新生长二氧化硅（栅氧）光刻3，刻多晶硅掩膜版栅氧场氧N阱重新生长栅氧化层，其厚度和质量将对MOS晶体管性能有重要影响。56生长多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱用化学汽相淀积CVD工艺淀积多晶硅，它是栅极也可以作为一部分导线，必须是良导体，一般通过注磷或砷使多晶硅方块电阻降到20-40Ω/□。通过光刻和刻蚀形成多晶硅栅的图形。57刻蚀多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱通过光刻和刻蚀形成多晶硅栅的图形。58刻蚀多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱59p+离子注入光刻4，刻P+离子注入掩膜版掩膜版硼BN阱在硅栅形成后，在整个硅片上淀积一薄层SIO2作为源、漏区注入的缓冲层。用正胶刻出P+区，其他区域用光刻胶保护，然后注硼，形成PMOS的源、漏区和p型衬底的欧姆接触区。60n+离子注入光刻5，刻N+离子注入掩膜版磷PN阱用负胶刻出N+区，其他区域用光刻胶保护，然后注砷或磷，形成NMOS的源、漏区和n阱的引出区。61生长磷硅玻璃PSGPSGN阱为了保护集成电路芯片不受外界玷污，在做好互联线以后，在整个芯片上覆盖一层钝化膜（磷硅玻璃或氮化硅）62光刻接触孔光刻6，刻接触孔掩膜版P+N+N阱通过光刻把集成电路芯片的引出端压点暴露出来，以便芯片在封装时使芯片上的压点和管壳相应管脚连接起来。63刻铝光刻7，刻Al掩膜版AlN阱在整个硅片上淀积金属层，如铝或铜，在引线孔处金属直接和有源区或多晶硅接触，无引线处金属通过厚的氧化层和下面绝缘。64刻铝VDDVoVSSN阱最后通过光刻形成需要的金属互联线图形。65光刻8，刻压焊孔掩膜版钝化层N阱66N阱CMOS工艺流程67N阱CMOS工艺流程演示68初始氧化69光刻，刻N阱70N阱形成N阱71Si3N4淀积Si3N4缓冲用SiO2P-Si

SUBN阱72光刻，刻有源区，场区硼离子注入有源区有源区N阱73场氧N阱74栅氧化，开启电压调整栅氧化层N阱75多晶硅淀积多晶硅栅氧化层N阱76光刻，刻NMOS管硅栅，

磷离子注入形成NMOS管N阱NMOS管硅栅用光刻胶做掩蔽77光刻，刻PMOS管硅栅，

硼离子注入形成PMOS管N阱PMOS管硅栅用光刻胶做掩蔽78磷硅玻璃淀积N阱磷硅玻璃79蒸铝、光刻，刻铝、N阱VoVinVSSVDDP-SUB

硼注入磷注入磷硅玻璃PMOS管硅栅NMOS管硅栅80AlSiO281后续工作设计（design-fabless）生产（manufacturing-fab）封装（package）测试（testing）82BondingTechniques83Tape-AutomatedBonding(TAB)84聚合膜焊锡突出物Flip-ChipBonding85焊锡隆起物

印模Package-to-BoardInterconnect86PackageTypes87Multi-ChipModules882.2.3体硅CMOS中的闩锁效应寄生晶体管纵向寄生—n阱中的PMOS与衬底横向寄生---NMOS与衬底、n阱一旦发生闩锁效应可以永久破坏集成电路89N阱剖面图90寄生双极晶体管实际位置

Q1Q3是pnp型寄生

Q2Q4是npn型寄生91寄生双极晶体管的等效电路Vout>VDD+0.7Vout<-0.7β1β2>192发生闩锁效应后的I-V特性93诱发闩锁效应的几个因素：（1）电压信号过冲或其他原因，使寄生双极管的发射极正偏；（2）回路电压大于临界触发电压Vc；（3）回路电流超过维持电流Ih；

总之根本原因是：纵向寄生npn管与横向寄生pnp管的电流增益乘积大于1，形成正反馈，即：β1β2﹥194闩锁效应的预防措施减小寄生电阻RW和Rs（减小寄生双极晶体管发射结的正向偏压，防止Q1和Q2导通）适当增大衬底和阱区的掺杂浓度合理安排衬底和阱区的接触孔降低寄生双极晶体管的电流增益增大基极宽度---阱深增大NMOS和PMOS的距离95闩锁效应的预防措施衬底加反向偏压---有负面影响加保护环NMOS周围加接地的p+保护环PMOS周围加接VDD的n+保护环96有保护环的n阱CMOS97闩锁效应的预防措施采用外延衬底收集PNP晶体管的集电极电流98闩锁效应的预防措施采用SOICMOS技术—绝缘衬底CMOS有源区完全由二氧化硅包围，切断纵、横寄生双极晶体管。99SOICMOS100防止闩锁效应方法合理设计版图，防止过压和辐射，不使EB结有注入。减小pnp和npn放大系数(增加阱深及漏源区与P

阱的距离)。合理布局电源接触孔和地线接触孔数目，加粗电源线和地线,增加保护环。减小寄生电阻Rs和Rw。1013、CMOSIC寄生电容寄生电容

无论是铝还是多晶硅，下面均有二氧化硅与衬底隔离，存在连线对衬底的寄生电容。由于在不同区域绝缘层厚度不同，其寄生电容大小也不相同。

上述五种寄生电容，均按平行板电容近似估计。102连线与衬底间的寄生电容：

其中：为连线下面的氧化层厚度；若是线间纵向耦合电容，则是两层连线之间的氧化层厚度。W----连线宽度L----连线长度是真空电容率是二氧化硅的相对介电常数线间横向耦合电容：

其中：S为两相邻连线之间的间距。

H----金属层厚度Ｌ----金属线长可用下式近似估算连线总的寄生电容：k—经验修正系数103寄生电阻（连线）其中：为连线材料的电阻率为单位面积薄层电阻又称方块电阻Ｗ为线宽Ｈ为线厚度Ｌ为线长。寄生电感（连线）单位长度电感近似估算：（H/cm）

其中：X=Xox+XSi

XSi为硅衬底的厚度

Xox为两层连线之间的二氧化硅厚度由于连线电感的存在，其连线产生的压降会使信号损失，将会影响电路性能．2.2.4CMOS版图设计规则集成电路的制作过程等价于一个图形转移的过程---将版图转移至硅片上在转移过程中可能出错，影响成品率和可靠性版图本身也可能有错版图设计也要考虑转移的方便性105版图设计规则的三种尺寸各图层的最小尺寸即最小线宽同一层次图形之间的最小间距不同层次图形之间的对准容差即套刻间距版图设计规则是在成品率与集成密度作选择常用MOS晶体管的栅长来标志工艺水平0.18um工艺即栅长为0.18um106版图设计规则的两种形式微米规则直接以微米为单位标注各个尺寸通用性差λ规则λ为工艺中能实现的最小尺寸，一般为套刻间距通用性强，适于CMOS等比例缩小的规律在深亚微米不适用两种规则见p30表2.2-3和2.2-4107违背设计规则的结果108CMOSProcessLayersLayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)Green109扩散品红阱区注入框Layersin0.25mmCMOSprocess110Intra-LayerDesignRulesMetal243111TransistorLayout112ViasandContacts113SelectLayer114CMOSInverterLayout115LayoutEditor116DesignRuleCheckerpoly_not_fettoall_diffminimumspacing=0.14um.1172.3深亚微米CMOS结构和工艺Lg<0.25μm称为深亚微米短沟道效应衬底源、漏区非常接近，容易造成耗尽层贯通，使漏电流从体硅衬底内流通，导致晶体管失去开关电流的控制功能。118先进的深亚微米CMOS剖面图1192.3.1浅沟槽隔离常规LOCOS（LOCalOxidationofSilicon硅的局部氧化方法，）在芯片表面会形成较大台阶“鸟嘴”使有源区面积减小厚的场氧化物占用面积高温氧化形成厚氧化层时造成硅片损伤120浅沟槽隔离300-500nm深的浅沟槽隔离：CVD淀积（采用化学汽相淀积SiO2，可实现集成度高、面积小、沟槽隔离侧面陡直不会形成“鸟嘴”）。沟槽隔离的氧化物是用CVD淀积方法制备，避免了高温热损伤。121生长薄SiO2并淀积氮化硅122光刻、刻蚀（RIE）形成沟槽光刻去掉场区的氮化硅和缓冲氧化层，用反应离子刻蚀（RIE）在场区形成浅的沟槽（约300——500nm）123场区注入、淀积二氧化硅场区注入后，用CVD化学汽相淀积SIO2而不是热氧化。124化学机械抛光用化学机械抛光（CMP）去掉表面的氧化层，使硅片表面平整化。1252.3.2外延双阱工艺常规单阱CMOS工艺，阱区浓度较高。较大的衬偏系数影响阈值电压增加寄生电容外延双阱工艺：选择低阻P型硅衬底，在上面生长高阻外延层；

◆

在外延层上分别做p阱和n阱；

◆

在p阱和n阱之间，用开沟槽填充sio2

进行隔离，可防止寄生闩锁效应；

◆

可采用双层布线。126阱形成127栅氧化、多晶硅淀积128栅形成129源、漏区注入130栅侧墙保护131形成硅化物1322.3.3沟道区逆向掺杂和环绕掺杂0.1um长的沟道，其中的杂质原子数只有几百个。杂质数量的随机涨落将导致阈值电压的离散沟道区的（表面区域）是低掺杂或不掺杂拟制短沟道效应防止穿通（主要在体内），需提高体内（次表面区域）衬底掺杂浓度逆向掺杂是在沟道区垂直方向形成非均匀掺杂，叫纵向沟道工程。133逆向掺杂对沟道长度在0.1μm左右的深亚微米和纳米尺寸的MOS器件，要求：◆沟道区的（表面区域）是低掺杂；◆而（次表面区域）适当提高掺杂浓度。134Delta沟道技术CMOS（先进工艺）中p阱和n阱分别进行优化逆向掺杂。在浅沟槽隔离工艺完成后，用300keV的能量注硼，在p阱下部形成高掺杂层；同时，用10keV的能量注BF2,在沟道表面形成高掺杂层。表面注入形成的掺杂层叫delta层。（delta沟道技术）进行外延生长，在表面高掺杂层上面形成一层未掺杂的硅外延层，这层外延层上形成栅电极。135Halo掺杂结构（环绕掺杂）横向沟道工程是形成水平方向的非均匀掺杂，主要采用环绕掺杂（halo和pocket）结构。环绕掺杂是在沟道两端的源、漏区旁形成局部衬底的高掺杂区。高掺杂区抑制了源、漏pn结耗尽层的扩展，可有效防止漏电场穿透，减小短沟道效应。另水平方向的非均匀掺杂可调节沟道区的电势和电场分布，实现载流子速度过冲，提高器件的驱动电流和抗热载流子效应的能力。136Pocket结构（环绕掺杂）水平方向不同区域杂质浓度的相对大小1372.3.4n+、p+两种类型的硅栅栅电极材料会影响阈值电压CMOS电路特性应对称，NMOS和PMOS的阈值电压的绝对值应相等NMOS用n+硅栅PMOS用p+硅栅1382.3.5源、漏延伸区

SDE（Source-DrainExtension）SDE在沟道两端形成的浅结有利于抑制短沟道效应。使源、漏区的结深不必减小太多，有利于减小源、漏的串联电阻。用先进的等离子浸掺杂或别的方式注入形成浅的源、漏区。再在栅极的两侧形成侧墙，再进行常规的源、漏区注入。为避免过大的SDE串联电阻，结深一般为40nm左右。增大SDE区杂质分布有利于改善器件性能。对于一定的SDE深度，增大其掺杂浓度就增加了杂质分布的陡度。1392.3.6硅化物自对准结构减小栅串联电阻减小源、漏区寄生电阻Salicide---SelfAlignedSilicide（自对准结构）在做好的MOS晶体管的栅、源和漏区后，在栅极两侧形成氧化硅或氮化硅侧墙，淀积难熔金属ti钛钨或钴等，与硅反应形成硅化物，硅化物同时生长在栅电极上和暴露的源、漏区上，栅和源、漏区的硅化物由侧墙隔离，故是自对准。由于硅化物电阻很小，相当于并联一小电阻，使多晶硅线和源、漏区电阻、源漏区引出线孔的接触电阻极大减小。140Salicide结构减小源、漏区串联电阻1412.3.7铜互连随着尺寸的缩小，器件的速度提高，而互连线的速度却在下降。集成度的提高，使互连线层数增加，成本和可靠性下降。铜的电阻率比铝低40%铜互连工艺需解决的问题铜容易扩散进入硅体内铜会污染加工设备铜不能用常规的淀积方法和干法刻蚀加工142“镶嵌”（大马士革damascene）

工艺刻槽淀积钽或氮化钽---增加电学接触的可靠性PVD铜薄层---籽晶层电镀铜CMP---ChemicalMechanicalPolishing淀积氮化硅143常规工艺与镶嵌工艺对比144九层铜互连可用于SOCSOC把系统的处理机制、模型算法、芯片结构、各层次电路直到器件的设计紧密结合，在一个单芯片上完成整个系统的功能。SOC的设计以IP核为基础，以硬件描述语言为系统功能的主要描述手段，借助以计算机为平台的EDA工具进行。14590nm技术平台的主要工艺P-/P+外延硅片浅沟槽隔离，沟槽宽度140nm，深度400nm超陡逆向掺杂（SSR）形成铟和砷沟道掺杂高质量的超薄栅氧化层，或用原子淀积方法形成高k栅介质NMOS用n+硅栅，PMOS用p+硅栅，淀积多晶硅和多晶硅掺杂后进行退火，以抑制多晶硅耗尽效应。超低能量注入和快速退火实现超浅源、漏延伸区侧墙隔离形成源漏区和栅的COSI2硅化物自对准用双镶嵌工艺形成通孔和铜互连，用SIOC形成低k介质146小结集成电路的三种基本操作典型CMOS结构和工艺深亚微米CMOS结构和工艺1472.4

pn结隔离双极结构和工艺*pn结隔离工艺的双极晶体管有三种结构：标准埋层集电极晶体管结构集电极扩散隔离晶体管结构三重扩散晶体管结构1482-4-1

pn结隔离SBC结构工艺流程主要工艺流程：衬底材料制备埋层的形成n型外延层的形成隔离区的形成晶体管基区的形成晶体管发射区和引线孔的形成金属化的形成149主要工艺流程图：150

2-4-2

SBC结构工艺的分析与设计考虑

1、衬底材料选择的设计考虑

三个方面的考虑：（1）选择P型衬底（2）电阻率10Ω·cm

（3）晶向＜100＞1512、n+埋层的设计考虑

n+埋层的设置有两个主要作用：（1）减小晶体管收集区串联电阻rc（2）减弱寄生PNP管效应3、外延生长的设计考虑两个主要参数（1）外延层电阻率ρepi（2）外延层厚度Tepi1524、隔离区的设计考虑隔离结深XjI要满足穿透整个n型外延层，与p型衬底相通。5、集电极深接触的设计考虑在某些应用中需进一步减少收集区串联电阻rc，隔离扩散后再增加集电极深接触工艺。1536、基区形成的设计考虑基区宽度---Wb

扩散结深---Xjc1.0μm

方块电阻---200Ω／□7、发射区形成的设计考虑扩散结深---XjE0.7μm

方块电阻---12Ω／□1542-4-3

SBC结构晶体管版图和平面尺寸的确定◆集电极n+接触到隔离墙的最小间距DC-I

◆

发射区扩散到发射极接触孔的最小间距DE-E孔（晶体管最小套刻间距见图2.4-8）155

由于发射结空间电荷区主要在基区，可利用泡发射极工艺，使E区和E孔的窗口重叠。泡发射极工艺的引线孔掩模版

：

有基极孔、集电极孔、没有发射极孔，以减小晶体管的面积。1562-4-4SBC结构工艺在VLSI应用中的局限性

主要是三个方面：

1、管芯面积大，集成度低，有源区仅占七分之一。

2、晶体管面积大，寄生电容大，降低了电路的开关速度。

3、隔离墙P区引起的寄生pnp管，可能导致闩锁效应。157§2-5氧化物隔离双极结构和工艺

结构特点：

◆

CDI结构比SBC的晶体管面积小；

◆

CDI结构比SBC的晶体管寄生电容小；

(见图2.5-1)158§2-6

先进的双极器件结构和工艺

CDI结构虽优于SBC，但氧化物隔离结构的缺点是：有源区面积仍然较大（影响集成度、寄生电容大，影响频率特性）；隔离结构的形成需要高温氧化，引起埋层杂质反扩，限制了器件的纵向按比例缩小；若进一步按比例缩小，基区宽度与基区电阻之间会发生矛盾。不兼容的设计要求，限制了器件尺寸的缩小。159

2-6-1先进的双极晶体管结构的三个基本特征自对准技术（实现双极器件尺寸按比例缩小、提高BJT的fT）。采用