第六章 时序逻辑电路的分析2、计数器1

数字电子技术基础阎石主编（第五版）信息科学与工程学院基础部0输出方程驱动方程（或激励方程）状态方程第六章时序逻辑电路【】内容回顾16.2.时序逻辑电路的分析方法6.2.1同步时序逻辑电路的分析方法就是给定时序电路，找出该电路的逻辑功能，即找出在输入信号和CLK作用下，电路的次态和输出。【】内容回顾2给定电路输出方程驱动方程状态方程状态转换表状态转换图时序图功能描述【】内容回顾3【例2】分析所示同步时序电路的逻辑功能。①写出输出方程和驱动（激励）方程。②求状态方程。4Q2Q1Y③列状态转换表，画状态转换图。0

Q100

11

01

1Q20Q1*1100000Q2*0

0

1

1

Y④分析逻辑功能。由状态转换图可知，电路实现了3进制计数功能，能自启动。10000111001156.3.2计数器在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。计数器的分类如下：*按计数容量分：七进制计数器、十进制计数器、六十进制等*按时钟分:同步计数器、异步计数器*按计数过程中数字增减分：加法计数器、减法计数器和可逆计数器*按计数器中的数字编码分：二进制计数器、二-十进制计数器和循环码计数器等6计数器中的几个术语1.计数器的“模”（用M表示）：模计数器累计输入脉冲的最大数目。即电路的有效状态数。一般计数器的模为几，就称之为模几计数器。2.计数器的容量计数器所能表示的最大数值。3.分频所谓分频，就是把脉冲串的频率由高分低，使输出信号的频率比输入信号的频率低。7一同步二进制计数器（P278）

同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。1．同步二进制加法计数器8CLKQ3Q2Q1Q0CLKQ3Q2Q1Q0

0000011000201003101040010510106011071110800019110010011011101112001113101114011115111160000在一个多位二进制数的末位加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（0变1，1变0）。而最低位的状态在每次加1时都要改变191．同步二进制加法计数器

设计思想：①所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。

②应控制触发器的输入端.可将触发器接成T触发器。则第i位触发器输入端Ti的逻辑式应为：

在一个多位二进制数的末位加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（0变1，1变0）。而最低位的状态在每次加1时都要改变。10同步二进制加法计数器驱动方程:输出方程：状态方程：1.由T触发器构成的加法计数器11Q3Q2Q1Q0C00100011010000010000010000001010110100010101001101111000111111111101101000000000计数顺序电路状态等效十进制数进位输出CQ3Q2Q1Q000000001000110200102030011304010040501015060110607011170810008091001901010101001110111101211001201311011301411101401511111511600000012Q3的输出的波形的频率是CLK的1/16。Q0的输出的波形的频率是CLK的1/2。二分频四分频八分频十六分频CLKQ0Q1Q2Q3C12345678910111213141516Q1的输出的波形的频率是CLK的1/4。Q2的输出的波形的频率是CLK的1/8。13逻辑功能:(1)由于每输入16个CLK脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n－1.(2)计数器有分频功能，也把它叫做分频器。若CLK脉冲的频率为f0,则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0/2、f0/4、f0/8、f0/16.6.3.2计数器14CLK：计数脉冲输入端，上升沿有效。R′D：异步清0端，低电平有效。LD′：同步预置数控制端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。EP、ET：计数器工作状态控制端，高电平有效，只有当R′D=LD′=1，EP=ET=1，在CLK作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。*中规模集成的4位同步二进制计数器74161(74LS161):示例芯片（P282）15*中规模集成的4位同步二进制计数器74161(74LS161):其逻辑图形符号及功能表如图所示。6.3.2计数器注：74161和74LS161只是内部电路结构有些区别。74LS163也是4位二进制加法计数器，但清零方式是同步清零EPETCLKD0D1D2D3CQ1Q2Q3Q074161CLKR¢DLD¢EPET输出端工作状态0异步清零1011111111100预置数（同步）保持（包括C）保持（但C＝0）计数(a)逻辑图形符号（b）功能表四位同步计数器74161（74LS161）的图形符号及功能表RDLDLD¢R¢D16172、4位同步二进制减法计数器（P284）6.3.2计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：驱动方程:17183、4位同步二进制可逆计数器6.3.2计数器a.单时钟方式－74LS191（P285）U¢/DSCLKID0D1D2D3LDC/BQ1Q2Q3Q074LS191输出端工作状态00111100预置数(异步）保持加法计数(a)逻辑图形符号（b）功能表同步十六进制可逆计数器74LS191的图形符号及功能表CLKo×××××减法计数1CLKIS¢LD¢U¢/DS¢LD¢其中：LD－异步置数端；S－计数控制端U/D－加减计数控制端；C/B－进位/借位输出端D0～D3－预置数输入端；Q0～Q3－计数输出端181974LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲，其图形符号和功能表如图所示。b.双时钟方式6.3.2计数器CLKDD0D1D2D3LDC/BQ1Q2Q3Q074LS193输出端工作状态001111预置数(异步）异步清零加法计数(a)逻辑图形符号（b）功能表同步十六进制可逆计数器74LS193的图形符号及功能表CLKU××××0减法计数0CLKULD¢RDCLKD11RDLD¢1920十进制计数器的分析:方法：①由逻辑图写输出方程、触发器的驱动方程

(即J,K;D;R,S的表达式)②将驱动方程代入特征方程，得计数器的状态方程

(即Q*的方程)，表，画状态图、时序图③列计数状态④检查自启动⑤确定逻辑功能二、同步十进制计数器（P287）十进制计数：常用，便于显示。2021基本原理：在四位二进制加法计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。6.3.2计数器1、同步十进制加法计数器二、同步十进制计数器四位二进制同步加法计数器的驱动方程2122a.驱动方程：6.3.2计数器同步十进制加法计数器其电路如图所示2223b.状态方程和输出方程6.3.2计数器2324依次设初态求次态及输出，得状态表、状态图、时序图。状态表如：原态可求得次态为：0101输出为：C＝0如：原态可求得次态为：0000输出为:C＝1计数状态输出顺序Q3Q2Q1Q0C00000010001020010030011040100050101060110070111081000091001110000002425状态图时序图(暂略)0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/0/1状态输出25自启动能力

4个触发器共16种状态，只用10种（有效状态）—构成有效循环，尚余6种状态（无效状态）未用。若由于某种原因电路进入无效状态，在CLK作用下能进入有效状态称具有自启动能力。将无效状态作初态求次态及输出，可以判断自启动能力。101010110100110011010100111011110000266.3.2计数器有效循环计数器能自启动完整的状态转换图2728*中规模集成同步十进制加法计数器74160(74LS160):示例芯片（P291）2829CLK：计数脉冲输入端，上升沿有效。R′D：异步清0端，低电平有效。LD′：同步预置数控制端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。EP、ET：计数器工作状态控制端，高电平有效，只有当R′D=LD′=1，EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。*中规模集成同步十进制加法计数器74160(74LS160):示例芯片（P291）2930*中规模集成同步十进制加法计数器74160(74LS160):74160(74LS160)逻辑符号和功能表如图所示。注：74LS160为十进制加法计数器，故进位脉冲是在1001时出现的，而161为十六进制，进位脉冲是在1111时出现的。6.3.2计数器EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074160R¢DLD¢EPET输出端工作状态0清零(