数字电子技术基础第六章

PanHongbingVLSIDesignInstitute

ofNanjingUniversity数字电子技术基础

第六章时序逻辑电路6.1概述时序逻辑电路（sequentiallogiccircuit）电路结构上显著的特点：1、通常包括组合电路和存储电路（必不可少的）两个部分。2、存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。图6.1.2时序逻辑电路的结构框图图6.1.1串行加法器电路几个概念同步时序电路：所有触发器状态的变化都是在同一时钟信号操作下同时发生的。异步时序电路：触发器状态的变化不是同时发生的。米利型：输出信号不仅取决于存储电路的状态，还取决于输入变量。穆尔型：输出信号仅仅取决于存储电路的状态。是米利型的特例。状态机：StateMachine简称SM。或称算法状态机(AlgorithmicStateMachine，简称ASM)。6.2时序逻辑电路的分析方法6.2.1同步时序逻辑电路的分析方法分析步骤：1、从给定的逻辑图中写出每个触发器的驱动方程。（存储电路中每个触发器输入信号的逻辑函数式）。2、将得到的这些驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。3、根据逻辑图写出电路的输出方程。例6.2.1P262图6.2.1例6.2.1的时序逻辑电路6.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图一、状态转换表得到状态转换表的方法：将输入变量及电路初态代入状态方程和输出方程，算出电路的次态和现态下的输出值；以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。继续重复，将全部的计算结果列成真值表的形式，就得到状态转换表。例6.2.2P263此电路没有输入逻辑变量.初态Q1=0,Q2=0,Q3=0,代入状态方程组得到次态和输出值.重复将得到的次态和输出值代入得到新的次态和输出值.直到将所有的状态组合遍历,得到完整的状态转换表.二、状态转换图图6.2.2图6.2.1电路的状态转换图以箭头表示状态转换方向，箭头旁注明了状态转换前的输入变量取值和输出值，通常输入变量写在斜线上方，输出变量写在斜线下方。例6.2.3P256-P266图6.2.3例6.2.3的时序逻辑电路图6.2.4图6.2.3电路的状态转换图三、状态机流程图（SM图）Statemachineflowchart,或Statemachinechart采用类似于编写计算机程序时使用的程序流程图的形式。使用的图形符号有三种：状态框、判断框和条件输出框。四、时序图图6.2.8图6.2.1电路的时序图在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。6.2.3异步时序电路的分析方法在异步时许电路中，只有那些有时钟信号的触发器才需要用特性方程去计算次态，而没有时钟信号的触发器将保持原来的状态不变。比分析同步时序电路复杂。分析时要找出每次电路状态转换时哪些触发器有时钟信号，那些没有时钟信号。分析异步时序电路要比分析同步时序电路复杂。例6.2.4P2706.3若干常用的时序逻辑电路6.3.1寄存器和移位寄存器一、寄存器用于寄存一组二值代码。寄存器可用电平、脉冲或边沿触发的触发器组成。附加电路：异步置0、输出三态控制和“保持”等。图6.3.174LS75的逻辑图图6.3.274LS175的逻辑图并行输入，并行输出方式。二、移位寄存器移位寄存器（ShiftRegister）除了具有存储代码的功能以外，还具有移位功能。可以用来实现数据的串行-并行转换、数值的运算以及数据处理等。图6.3.3用D触发器构成的移位寄存器图6.3.4图6.3.3电路的电压波形实现并行—串行转换附加功能：1）左、右移控制2）数据并行输入、保持、异步置零（复位）等功能。图6.3.5用JK触发器构成的移位寄存器图6.3.64位双向移位寄存器74LS194A的逻辑图图6.3.7用两片74LS194A接成8位双向移位寄存器例6.3.1P276-277图6.3.8例6.3.1的电路

图6.3.9例6.3.1电路的波形图6.3.2计数器数字电路中使用最广泛。不仅可以用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算。分类：按触发器是否同时翻转：同步和异步按计数过程中数字增减：加法计数器、减法计数器和可逆计数器。按编码方式：二进制计数器、二-十进制计数器、格雷码计数器等。按计数容量分：如十进制计数器、六十进制计数器等。一、同步计数器1、同步二进制计数器图6.3.10用T触发器构成的同步二进制加法计数器通常用T出发器构成。结构有两种：1、控制输入端T的状态。2、另一种是控制时钟信号。图6.3.11图6.3.10电路的状态转换图图6.3.12例6.3.10电路的时序图Cp为f0Q0=1/2f0Q1=1/4f0Q2=1/8f0Q3=1/16f0分频器图6.3.134位同步二进制计数器74161的逻辑图除了具有二进制加法功能外，还具有预制数、保持和异步置零等附加功能。图6.3.15用T触发器接成的同步二进制减法计数器

图6.3.16单时钟同步十六进制加/减计数器74LS191图6.3.17同步十六进制加/减计数器74LS191的时序图图6.3.18双时钟同步十六进制加/减计数器74LS193图6.3.19同步十进制加法计数器电路图6.3.20图6.3.19电路的状态转换图

图6.3.21同步十进制加法计数器74160的逻辑图图6.3.22同步十进制减法计数器电路图6.3.23图5.3.23电路的状态转换图图6.3.24单时钟同步十进制可逆计数器74LS190的逻辑图二、异步计数器1、异步二进制计数器在做“加1”计数时采用从低位到高位逐位进位的方式工作。其中的各个触发器不是同步翻转的。图6.3.25下降沿动作的异步二进制加法计数器图6.3.26图6.3.26电路的时序图图6.3.27下降沿动作的异步二进制减法计数器图6.3.28图6.3.27电路的时序图常见的异步二进制加法器产品有4位的（如74LS293、74LS393、74HC393）等、7位的（如CC4024等）、12位的（如74HC4040等）和14位的（如74HC4020等）几种类型。2、异步十进制计数器图6.3.29异步十进制加法计数器的典型电路是在4位异步二进制加法计数器的基础上加以修改得到。在计数过程中跳过从1010到1111这6个状态。图6.3.30图6.3.29电路的时序图图6.3.31二－五－十进制异步计数器74LS290的逻辑图异步计数器的特点优点：结构简单。缺点：1、工作频率比较低。2、电路状态译码时存在竞争-冒险现象。三、任意进制计数器的构成方法利用已有的N进制的计数器，得到M进制计数器。有两种情况：M<N和M>N。1、M<N的情况：设法跳跃N-M个状态。图6.3.32获得任意制进计数器的两种方法

（a）置零法（b）置数法例6.3.2P300图6.3.33用置零法将74LS160接成六进制计数器

置零信号持续时间极短，可靠性不高。74LS160兼有异步置零和同步预置数功能，可采用置零法或置数法。图6.3.34图5.3.34电路的状态转换图图6.3.35图5.3.34电路的改进译码带锁存，提高可靠性。图6.3.36用置数法将74160接成六进制计数器（a）置入0000（b）置入1001图6.3.37图6.3.36电路的状态转换图2、M>N的情况用多片N进制计数器组合起来，构成M进制计数器。各片之间的连接方式可分为：串行进位方式、并行进位方式、整体置零方式和整体置数方式几种。例6.3.3P303用两片同步十进制计数器接成百进制计数器。图6.3.38例6.3.3电路的并行进位方式图6.3.39例6.3.3电路的串行进位方式例6.3.4P304图6.3.40例6.3.4电路的整体置零方式当M为大于N的素数时，不能分解成N1和N2，不能采用并行进位方式和串行进位方式。必须采用整体置零方式或整体置数方式。图6.3.41例6.3.4电路的整体置数方式整体置零方式：１、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进制）。２、然后在计数器为M状态时译出异步置零信号，将两片N进制计数器同时置零。整体置数方式：１、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进制）。２、然后在选定的某状态下译出LD’=0信号，将两片N进制计数器同时置入适当数值，获得Ｍ进制计数器。四、移位寄存器型计数器1、环形计数器图6.3.42环形计数器电路图6.3.43图6.3.42电路的状态转换图图6.3.44能自启动的环形计数器电路图6.3.45图6.3.44电路的状态转换图图6.3.46移位寄存器型计数器的一般结构形式图6.3.47扭环型计数器电路图6.3.48图6.3.47电路的状态转换图图6.3.49能自启动的扭环形计数器用n位移位寄存器构成的扭环形计数器可以得到含２n个有效状态的循环，状态利用效率较环形计数器提高了一倍。电路每次状态转换时只有一位触发器改变状态，因此在将电路译码时不会产生竞争－冒险现象。图6.3.50图6.3.49电路的状态转换图6.3.3顺序脉冲发生器可以用移位寄存器构成。当顺序脉冲较多时，可以用计数器和译码器组合称顺序脉冲发生器。图6.3.51用环型计数器作顺序脉冲发生器

（a）电路图（b）电压波形图图6.3.52用计数器和译码器构成的顺序脉冲发生器

（a）电路图（b）电压波形图图6.3.53用中规模集成电路构成的顺序脉冲发生器（a）电路图（b）电压波形图图6.3.54用扭环形计数器构成的顺序脉冲发生器6.3.4序列信号发生器图6.3.55用计数器和数据选择器组成的序列信号发生器构成方法有多种：一种比较简单、直观的方法是用计数器和数据选择器组成。图6.3.56用移位寄存器构成的序列信号发生器6.4时序逻辑电路的设计方法6.4.1同步时序逻辑电路的设计方法一般设计步骤一、逻辑抽象，得出电路的状态转移图或状态转换表。1）分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因为输入变量，结果为输出变量。2）定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号。3）按照题意列出电路的状态转换表或画出电路的状态转换图。二、状态化简三、状态分配（或称状态编码）四、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程。五、根据得到的方程式画出逻辑图六、检查设计的电路能否自启动图6.4.1同步时序逻辑电路的设计过程例6.4.1P316设计一个带有进位输出端的十三进制计数器。1、逻辑抽象：属于穆尔型的简单时序逻辑。图6.4.2例6.4.1的状态转换图

图5.4.3例5.4.1电路次态/输出

（）

的卡诺图图6.4.4图5.4.3卡诺图的分解

图6.4.5十三进制同步计数器电路例6.4.2P319设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。解：首先进行逻辑抽象，画出状态转换图。图6.4.6图6.4.5电路的状态转换图图6.4.7例6.4.2的状态转换图图6.4.8化简后的例6.4.2的状态转换图

图5.4.9例5.4.2电路次态/输出

（）的卡诺图图6.4.10图6.4.9卡诺图的分解图6.4.11例6.4.2的逻辑图图6.4.12图6.4.11电路的状态转换图图6.4.13用D触发器组成的数据检测器电路电路进入无效状态后，若X=1则次态转入10;若X=0则次态转入00,此电路能够自启动。例6.4.3P323

图6.4.14例6.4.3的状态转换图图6.4.15例6.4.3电路次态/输出

（）的卡诺图图6.4.16图6.4.15卡诺图的分解图6.4.17例6.4.3的逻辑图进入无效状态11后，不能自行返回有效循环，不能自启动。当AB=01或AB=10时虽能返回有效循环，但收费结果是错误的。图6.4.18图6.4.17电路的状态转换图6.4.2时序逻辑电路的自启动设计例6.4.4设计一个七进制计数器，要求它能够自启动。一直状态转移图和状态编码如下：图6.4.19例6.4.4的状态转换图图5.4.20例5.4.4电路次态（）的卡诺图图6.4.21图6.4.20卡诺图的分解图5.4.22修改后的卡诺图图6.4.23例6.4.4的逻辑图在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接地或间接地（即经过其他的无效状态以后）转为某一有效状态。图6.4.24图6.4.23电路的状态转换图例6.4.5P329设计一个能自启动的3位环形计数器。要求它的有效循环状态为100—101—001—100。图6.4.25例6.4.5电路的状态转换图和次态卡诺图

（a）状态转换图（b）次态卡诺图图6.4.26例6.4.5电路的状态转换图图6.4.27由式（6.4.18）得到的次态卡诺图图6.4.28例6.4.5电路的修改后的卡诺图图6.4.29例6.4.5的逻辑图6.4.3异步时序逻辑电路的设计方法除了需要完成设计同步时序电路所应做的各项工作以外，还要为每个触发器选定合适的时钟信号。例6.4.6试设计一个8421编码的异步十进制减法计数器，并要求所设计的电路能自启动。图6.4.30例6.4.6电路的状态转换图图6.4.31例6.4.6电路的时序图图5.4.32异步十进制减法计数器次态

（）的卡诺图图6.4.33图6.4.32卡诺图的分解图6.4.34例6.4.6电路输出的卡诺图图6.4.35异步十进制减法计数器的逻辑图图6.4.36图6.4.35电路的状态转换图6.4.4复杂时序逻辑电路的设计通常采用层次化结构设计方法，或者称为模块化设计方法。１、自顶向下：将所设计电路的功能逐级划分为更简单的功能模块，直到这些模块都能用简单的逻辑电路实现为止。２、自底向上：先考虑哪些已有的成熟的模块电路可以利用。大多情况采用自顶向下和自底向上相结合的方法，以求达到既能满足设计要求，又能提高设计速度、降低设计成本的目标。例6.4.7P337-339自动售货机的逻辑电路。6.5时序逻辑电路中的竞争两个方面：一、是其中的组合逻辑电路部分可能发生竞争-冒险现象。二、是存储电路（或者说是触发器）工作过程中发生的竞争-冒险现象。图6.5.1说明时序电路竞争－冒险现象的例子图6.5.2例5.5