半导体业Chiplet技术专题报告

半导体业Chiplet技术专题报告Chiplet成打破制程发展桎梏的胜负手，国内半导体迎来换道超车机遇全球竞逐先进封装行业，半导体行业迎来新变革。摩尔定律自从7nm工艺节点以后发展速度逐步放缓，如何突破限制继续推进芯片性能提升、成本降低成为了半导体行业技术发展的核心关注点，当前各项技术中Chiplet、2.5D/3D先进封装已逐步成熟，部分龙头已采用Chiplet+先进封装的形式推进产品技术迭代。后摩尔时代下，Chiplet为国内半导体行业实现换道超车提供重要引擎。Chiplet被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破。中国企业亦在Chiplet上有所作为，积极融入UCIe生态，走向Chiplet研发的道路，未来或将有更多国内半导体企业用Chiplet技术实现换道超车。延续摩尔定律：SoC技术辉煌后面临良率低&成本高等挑战目前，主流系统级单芯片（SoC）将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。以旗舰级智能手机的SoC芯片为例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元，以及诸多的接口IP，追求的是高度集成化，利用先进制程对于所有的单元进行全面的提升。随着先进工艺节点不断演进，单颗芯片上可容纳的晶体管数量及单位面积性能不断提升。以80mm²面积的芯片裸片为例，在16nm工艺节点下，单颗裸片可容纳的晶体管数量为21.12亿个；

在7nm工艺节点下，该晶体管数量可增长到69.68亿个。然而SoC芯片性能的提升与芯片的制造工艺息息相关，良率问题难以解决。随着半导体工艺的进步，在同等面积大小的区域里，挤进越来越多的硅电路，漏电流增加、散热问题大、时钟频率增长减慢等问题难以解决，芯片设计的难度和复杂度也在进一步增加。新工艺制程开发成本呈指数级增长且开发周期很长，增加的成本难以被摊薄。芯片设计成本构成一般包括EDA软件、IP采购、芯片验证与流片、相关硬件和人力成本等。根据IBS统计数据，22nm制程之后每代技术设计成本增加均超过50%。设计一颗28nmSoC芯片成本约为5000万美元，而7nm则需要3亿美元，3nm的设计成本可能达到15亿美元。随着半导体工艺节点越来越接近物理极限，每一代半导体工艺节点提升对于芯片性能带来的收益也越来越小，通常在15%左右。从盈利能力来看，从28nm推进至20nm节点，单个晶体管成本不降反升，性能提升逐渐趋缓，在3nm以下的制程升级变得更加困难。根据IBS，随着制程工艺的推进，单位数量的晶体管成本的下降幅度在降低。从16nm到10nm，每10亿颗晶体管的成本下降23.5%，而从5nm到3nm成本仅下降4%。超越摩尔定律：Chiplet助力实现性能&功耗&成本平衡未来随着半导体工艺越来越接近极限，每一代工艺带来的性能增益越来越小，先进封装可望取代半导体工艺成为芯片性能提升的主要推动力。根据Yole，2022-2026年，与前端制造相比，先进封装领域的技术迭代将继续以更快的速度进行。先进封装通过更紧密地集成内存和逻辑，使计算系统的性能持续增长。在先进封装领域，有两条由应用驱动的技术路径。其一的主要需求是提升互联密度，从而解决芯片之间的通信带宽，代表产品是基于2.5D/3D高级封装的HBMDRAM接口标准，使用HBM可以将DRAM和处理器（CPU，GPU以及其他ASIC）之间的通信带宽大大提升，从而缓解这些处理器的内存墙问题。目前，HBM已经成为高端GPU的标配，同时也应用于部分针对云端处理的AI芯片（例如谷歌的TPU）中。除此之外，另一条技术路径是Chiplet，即在封装系统里面不再使用少量的大芯片做集成，而是改用数量更多但是尺寸更小的芯片粒（Chiplet）作为基本单位。Chiplet（芯粒）是一种可平衡计算性能与成本，提高设计灵活度，且提升IP模块经济性和复用性的新技术之一。Chiplet实现原理如同搭积木一样，把一些预先在工艺线上生产好的实现特定功能的芯片裸片，再将这些模块化的小芯片（裸片）互连起来，通过先进的集成技术（如3D集成等）集成封装在一起，从而形成一个异构集成系统芯片。Chiplet技术是一种通过总线和先进封装技术实现异质集成的封装形式。Chiplet封装带来的是对传统片上系统集成模式的革新，主要表现在：（1）良率提升：降低单片晶圆集成工艺良率风险，达到成本可控，有设计弹性，可实现芯片定制化；（2）Chiplet将大尺寸的多核心的设计，分散到较小的小芯片，更能满足现今高效能运算处理器的需求；

（3）弹性的设计方式不仅提升灵活性，且可实现包括模块组装、芯片网络、异构系统与元件集成四个方面的功能，从而进一步降低成本（例如某些对于逻辑性能需求不高的模组可以使用成熟工艺）并提升性能。基于小芯片的面积优势，Chiplet可以大幅提高大型芯片的良率。目前在高性能计算、AI等方面的巨大运算需求，推动了逻辑芯片内的运算核心数量快速上升，与此同时，配套的SRAM容量、I/O数量也在大幅提升，使得整个芯片不仅晶体管数量暴涨，芯片的面积也不断增大。通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率，同时也能够降低因为不良率而导致的成本增加，多芯片集成在越先进工艺下(如5nm)越具有显著的优势，因为在800mm²面积的单片系统中，硅片缺陷导致的额外成本占总制造成本的50%以上。基于芯片组成的灵活性，Chiplet能降低芯片制造的成本。一颗SoC包含不同的计算单元，同时也有SRAM、各种I/O接口、模拟或数模混合元件，其中逻辑计算单元通常依赖于先进制程提升性能，其他部分对于制程工艺的要求并不高，有些即使采用成熟工艺，也能够发挥很好的性能。因此，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。基于小芯片组成的灵活性，Chiplet可以降低设计的复杂度和设计成本。因为如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样不仅可以大幅降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。而且，把SoC拆分成几个关键的“Chiplet”，让每颗Chiplet能够同时出货到10种甚至更多的应用中去平衡研发成本，能够避免一颗大SoC芯片设计出来后没有足够出货量带来的巨大损失，缩短研发周期、研发人员投入等。Chiplet是中国半导体实现换道超车的重要引擎。我们认为，Chiplet在半导体产业技术趋势中核心解决的问题是大芯片性能提升与成本增加的商业性失衡，对于中国半导体产业而言更为重要的意义则在于在先进制程发展受限的情况下，通过更为成熟可控的技术平台实现性能达成与成本考量的均衡（制程低则晶体管数量相同情况下如果做SoC则将面临核心数量多、面积大、良率低、成本高的问题，用Chiplet的形态加上2.5D封装可以降低综合成本）。国内芯片设计、应用产业链应该参与到全球Chiplet生态系统中一起协作，为相关行业技术规范、标准的完善添砖加瓦，或补充不同的功能模块，以实现不同芯粒之间的互连，积极解决信号衰减、散热、应力等诸多挑战，推动中国产业发展的技术储备和应用，为Chiplet芯片国产化和产业应用奠定基础。Chiplet颠覆半导体产业发展，需求端创新下标的价值走向重估早在2014年，国内某核心设计公司与台积电的CoWoS（Chip-on-Wafer-on-Substrate）合作产品已经发布，在2019年推出了基于Chiplet技术的7nm鲲鹏920处理器，Chiplet技术逐步走向成熟。目前，已有AMD、英特尔、台积电为代表的多家集成电路产业链领导厂商先后发布了量产可行的Chiplet解决方案、接口协议或封装技术。其中，AMD、Intel已经率先实现Chiplet量产。拓宽下游产业链加速Chiplet生态发展。近年来，Chiplet下游主要应用于计算&数据存储，但当前已呈扩围之势，以服务器主控CPU为例，其对于算力要求非常高，考虑到芯片面积较大抬升成本，使用Chiplet可以降低设计难度、提升良率、降低设计和制造成本。预计至2024年，全球基于Chiplet的器件市场规模可达到59亿美元左右。高性能服务器/数据中心、自动驾驶、笔记本/台式电脑、高端智能手机等将在未来几年成为Chiplet的主要应用场景，引领该市场增长。未来Chiplet产业会逐渐成熟，形成包括互联接口、架构设计、制造、先进封装、基板等完整产业链，中国厂商面临巨大发展机遇。短期内，各Chiplet厂商会通过自重用和自迭代利用这项技术的多项优势，而在接口、协议、工艺都更加开放和成熟的未来，产业链的各环节都将迎来换血。我们看好由Chiplet带动的后摩尔时代下产业链整合机会，将体现在需求端创新及商业模式升级下的重估，封装测试、封测设备、IC载板、IP/EDA企业都将迎来新的增长机遇。IP：UCIe为国内企业商业化IP硬核创造条件IP核是具有知识产权核的集成电路芯核的总称，是芯片设计环节中逐步分离出来的经过反复验证过的、具有特定功能的、可以重复使用的、包含特定核心元素的（指令集、功能描述、代码等）集成电路设计宏模块（逻辑或功能单元），可以理解为部分可重复使用的“芯片设计模块”，如AHB、APB、以太网、SPI、USB、UART内核等，其作用就是在芯片设计环节中降低冗余设计成本及错误发生的风险，提高芯片设计效率。采用IP授权方式设计和开发芯片有如下优点：

1、经过验证的优质IP模块，具有高性能、功耗低、可复用、可规模化、成本适中的特点，可作为独立设计成果被交换、转让和销售；

2、使用IP模块可以让芯片设计厂商基于现成的“模块”开发芯片，避免了重复劳动，有利于芯片设计厂商将精力聚焦到提升核心竞争力的研发中。随着先进制程的演进，线宽的缩小使得芯片中晶体管数量大幅提升，使得单颗芯片中可集成的IP数量也大幅增加。根据IBS报告，以28nm工艺节点为例，单颗芯片中已可集成的IP数量为87个。当工艺节点演进至7nm时，可集成的IP数量达到178个。单颗芯片可集成IP数量增多为更多IP在SoC中实现可复用提供新的空间，从而推动半导体IP市场进一步发展。半导体IP因技术密集度高、知识产权集中、商业价值昂贵，处于产业链的金字塔尖。由于IC的复杂度以每年55%的速率递增，设计能力每年仅提高21%，而IP的复用可以大大缩短设计周期。此外，独立IP可有效降低芯片设计公司的运营成本、使其专注于核心优势领域，同时专业化分工背景下规模效应更显著。中国市场方面，近年来，中国集成电路产业蓬勃发展，带动了IP需求快速增长，尤其是自主可控的优质国产IP。虽然目前规模有限，但就产品种类而言，国内半导体IP已经覆盖处理器和微控制器、存储器、外设及接口、模拟和混合电路、通信、图像和媒体等各类IP。就全球市场而言，目前中国半导体IP产业在总体的规模上还比较小，但在市场规模扩大、新兴市场带动芯片设计需求、设计产业的高速发展和技术升级新增需求几大推动力下，未来发展可期。2021年，全球半导体IP市场规模达58亿美元，预计2027年有望超100亿美元。竞争格局相对稳定，市场集中度较高。半导体IP的市场参与者可大致分为两类：一类是与EDA工具捆绑型的半导体IP供应商，如Synopsys、Cadence等；一类是提供专业领域IP的半导体IP供应商，如ARM、芯原、CEVA、Imagination等。近年来，Arm和Synopsys一直位列全球IP市场前两位，以许可收入计，Synopsys以2021年31.2%的市场份额在IP许可收入方面位居第一，CR2为56.80%；以版税收入计，ARM市占率达到60.80%，其中由中国资本控股的IMG排名第四位，市占率为5%。Chiplet可以理解为更大程度的IP复用，亦即芯片级的IP硬核的复用。当硬核是以硅片的形式提供时，就变成了Chiplet。Chiplet带来的芯片级IP复用将进一步放大相关优质企业业务基础和实力。选取不同供应商的Chiplet进行应用时需要有统一连接不同制程和材料的标准。过去在各厂商使用自己制定的互联接口时，各家CCD无法在同一大芯片设计上使用，互联标准的不统一是Chiplet发展的关键瓶颈之一。UCIe为实现Chiplet封装提供标准化连接，为国内企业商业化IP硬核创造条件。UCIe，即UniversalChipletInterconnectExpress，是Intel、AMD、ARM、高通、三星、台积电、日月光、GoogleCloud、Meta和微软等公司联合推出的Die-to-Die互连标准，其主要目的是统一Chiplet（芯粒）之间的互连接口标准，打造一个开放性的Chiplet生态系统。UCIe在解决Chiplet标准化方面具有划时代意义。UCIe是一个开放的行业互连标准，可以实现Chiplet间的封装级互连，具有高带宽、低延迟、经济节能的优点，能够满足整个计算领域，包括云端、边缘端、企业、5G、汽车、高性能计算和移动设备等，对算力、内存、存储和互连不断增长的需求。UCIe具有封装集成不同Die的能力，这些Die可以来自不同的晶圆厂、采用不同的设计和封装方式。先进封装：Chiplet下封装技术价值凸显，国内OSAT厂商强者恒强半导体产品在由二维向三维发展，从技术发展方向半导体产品出现了系统级封装（SiP）等新的封装方式，从技术实现方法出现了倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D封装（interposer，RDL等），3D封装（TSV）等先进封装技术，如台积电为客户提供的Chiplet封装技术CoWoS就是基于2.5D封装体系内interposer的技术，在硅中介层上刻蚀μm级wire和TSV通孔。全球先进封装市场需求迅速爆发。由于AI芯片组需要运算速度更快的内核、更小巧的外形以及高能效，AI市场的不断扩张推动先进封装行业的增长。同时，5G技术普及也增加了先进封装需求，5G芯片组较依赖先进封装技术，来实现高性能、小尺寸和低功耗。据Yole，2021年，全球先进封装市场规模超300亿美元，预计2027年可达近600亿美元。目前可应用于Chiplet的封装解决方案主要是SIP、2.5D和3D封装。其中，2.5D封装技术发展已经非常成熟，并且已经广泛应用于FPGA、CPU、GPU等芯片当中，近年来，随着Chiplet架构的兴起，2.5D封装也成为了Chipet架构产品主要的封装解决方案。其最大特色是采用Interposer(中介层)做为整合媒介，主要作为放置于其上的小芯片间的通讯互联，以及芯片们与载板间的联结。2.5D封装让芯片的互联变得更加高效，使得不同用途的芯片可以在使用不同节点的制程制造后进行集成，大幅降低设计难度和加工成本、提高芯片良率，同时在制程迭代进度趋缓的背景下让摩尔定律的延续成为可能。此外，为了节省芯片面积，封装也将在此基础上，从2D/2.5D转向3D堆叠。从研发的角度来看，由于不同技术节点的IP核迁移时间成本较高，而利用Chiplet技术可以只迭代一个芯片模组中的部分核心，从而达到在时间和资金层面节约研发成本的目的。此外，还有HD-FO(HighdensityFan-out)封装技术，目前虽仍仅应用在较基础的异质元件整合(如逻辑IC与HBM的整合)，但随技术持续进步搭配其低成本优势，未来可能有机会进一步成为Chiplet采用者的另一封装选择。3D封装能够帮助实现3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但是，3D封装的技术难度也更高，目前主要英特尔和台积电掌握3D封装技术并实现商用。封测行业的技术和资本壁垒将得到提高，高端先进封装或将集中于少数OSAT龙头及台积电、英特尔等提供封装服务的晶圆厂。过去，封测行业在集成电路产业链的下游，毛利率和竞争壁垒均低于上游环节。未来，Chiplet所带动的2.5D封装/3D堆叠技术含量或将远高于传统封装，先进封装的毛利率或将超过40%，高盈利能力又将进一步赋能企业提高研发及资本投入强度，进而形成强者恒强的局面；因此，我们判断，高端先进封装市场或将集中于几家封测龙头及晶圆厂。Chiplet融合了晶圆厂部分中后道技术，所以台积电为代表的晶圆厂推出了封装解决方案，但Chiplet多数环节还是基于传统和先进封装，封装厂的经验积累和制造加工尤其重要。同时，晶圆加工注重通用和归一，而封装注重客户个性化需求，能灵活发展各类封装技术专长，快速提供满足市场需求的Chiplet产品，封装厂发展Chiplet大有可为之处。OSAT方面，通富微电积极布局顶尖封装技术形成差异化竞争优势。公司抓住市场发展机遇，面向未来高附加值产品以及市场热点方向，在高性能计算、存储器、汽车电子、显示驱动、5G等应用领域，大力开发扇出型、圆片级、倒装焊等封装技术并扩充其产能，此外积极布局Chiplet、2.5D/3D等顶尖封装技术，多个新项目及产品在2021年进入量产阶段，并已形成新的盈利增长点，各项核心业务实现持续增长。在先进封装方面公司已大规模生产Chiplet产品，7nm产品已大规模量产，5nm产品已完成研发即将量产，公司技术实力上升到一个前所未有的高度。封测设备：测试机需求放大+资本壁垒趋高，龙头企业核心受益作为半导体专用设备的细分市场之一，测试设备贯穿于半导体生产制造流程。晶圆在封装前和封装过程中需进行多次多种测试，如封装前的晶圆测试（WAT测试）、在封测过程中需进行CP测试、封装完成后需进行FT测试等，所涉及设备包括探针台、测试机、分选机等。半导体制造的产业链中涉及的检测设备包括晶圆制造环节的光学质量检测和封测环节的电学测试。晶圆质量检测（WAT）指在晶圆制造阶段对特定测试结构进行测量，可以反映晶圆制造阶段的工艺波动以及侦测产线的异常，也对晶圆的微观结构进行检测，如几何尺寸、表面形貌、成分结构等。晶圆质量检测会作为晶圆是否可以正常出货的卡控标准。电学检测偏重于芯片/器件电学参数测试，主要分为封装前晶圆检测和封装后成品测试。晶圆质量检测设备和电学测试设备合计约占半导体设备价值总额的20%，半导体检测设备的价值量分布方面，质量检测设备占比54%，电学测试设备占比46%。ATE细分领域多元，市场需求存在差异。不同类型芯片的测试需求的侧重点不同，ATE根据下游应用可细分为存储器、SoC、模拟/混合类和功率测试机等；全球ATE市场以存储器和SoC测试为主，国内模拟/混合测试、数字测试等领域仍存较大市场空间。2015年起，国内集成电路测试设备市场规模稳步上升。其中，2020年中国大陆集成电路测试设备市场规模为91.35亿元，2015年至2020年复合增长率达到29.32%，高于同期全球半导体测试设备CAGR。Chiplet方案将增加封测设备价值链。2.5D封装/3D堆叠引入了多种前道制程使用的集成电路设备，资本壁垒也远高于传统封装。以英特尔为例，其2021年在新墨西哥州新建的先进封装工厂的总投资额约为35亿美元，远超传统封装企业。我们认为国内具备先发优势及技术核心竞争力的封装设备厂商将在Chiplet所助建的资本壁垒下强者恒强。Chiplet的引入将增加扩大测试机需求空间。SoC芯片测试机复杂度较高，全球市场主要由海外企业垄断。SoC芯片中的子模块在同一晶圆上集成，所采用的测试机（包含CP、FT流程）均为工艺难度较高且需要持续研发以适应不断迭代的芯片和新的技术标准协议的复杂测试机。Chiplet方案的引入将不同子模块功能进行拆分，在Soc类芯片的复杂测试机外新增技术工艺相对低的模拟及模数混合集成电路和功率半导体分立器件测试机等，将为国内企业提供更多替代空间，迎来快速切入新机遇。在国产替代叠加后摩尔时代下Chiplet快速成长所带来的双重机遇下，我们认为国内龙头企业华峰测控将核心受益：

快速切入SoC测试机市场，进一步技术壁垒巩固核心竞争力。2021年，华峰测控新产品STS8300已经获得了诸多优质客户的订单并已经取得一定的装机量。STS8300的平台化设计进一步提高集成度，主要面向PMIC和功率类SoC测试，可同时满FT和CP的测试需求。主力机型装机量攀升，Chiplet开拓未来市场空间。公司主力机型STS8200系列主要应用于模拟及混合信号类集成电路测试，同时也拓展了分立器件以及功率类的器件测试，产品的平台化设计使得产品的可扩充性和兼容性好，快速适应被测试芯片的更新和迭代。截止2021年底，公司研发制造的测试系统装机量为4500台，2020年2月为2300台，增长96%。EDA：先进封装或成为国产EDA厂商突破口受益于先进工艺的技术迭代和众多下游领域需求的强劲驱动力，全球EDA市场规模呈现稳定上升趋势。根据SEMI统计，2020年全球EDA及IP市场规模为114.67亿美元，同比增长11.63%。随着摩尔定律放缓，超大规模集成电路设计挑战呈指数级增长，Chiplet方法学应运而生。从某种意义上讲，不同的Chiplet就是不同功能模块的IP通过封装技术进行高速互连的集成组合。Chiplet作为超级SoC的后续者，其设计规模会更大、功能会更多、定制化需求会更强烈。先进封装或成为国产EDA厂商突破口。随着Chiplet逐渐成为芯片设计业的主流技术趋势之一，这也带来了先进封装设计中所存在的高集成度、高匹配性等复杂问题，如何通过EDA工具来高效解决这些问题势在必行。因此，这些都是中国EDA企业很好的突破口。IC载板：有望受益于封装成本价值占比持续提升封装基板是PCB行业中增长最快的部分。封装基板由HDI板发展而来，是用于连接芯片与PCB板的重要材料，主要用于芯片封装环节，为芯片与PCB母板之间提供电气连接及物理支撑。随着芯片尺寸的缩小和集成规模的扩大，IC封装向着超多引脚、窄节距、超小型化方向发展，封装基板逐渐取代传统引线框架，在芯片封装中的应用比例不断提升。同时受益于半导体与集成电路市场规模的持续增加，封装基板成为了PCB领域中未来增速最快、规模最大、成长确定性最高的细分子行业，在全球和国内范围均有巨大的发展潜能。2021年，全球IC封装基板行业整体规模达141.98亿美元，且未来五年的符合增速将达到8.6%，是PCB行业中增长最快的部分。封装基板为封装业务结构中价值量最高的环节，先进封装将拉动基板价值占比提升。封装基板的成本在芯片封装中占有较高的比重，其中属于中低端的引线键合类基板在其封装总成本中占比约为40%~50%，而高端倒装芯片类基板的成本占比则可高达70%~80%。随着封装技术的发展，封装基板在推动集成电路封装产业进步的过程中所起到的作用就越发重要。封装基板的市场格局较为集中，2020年全球前十大封装基板企业掌握了80%以上市场份额，以日本、韩国和中国台湾企业为主。其中前三大企业为中国台湾欣兴（Uni