集成电路的基本介绍-课件

简介1简介1本课程性质和要求

课程性质：

本课程是一门将半导体物理、微电子工艺、微电子器件原理、电子线路等相关知识集于一体的、将微观的器件设计、电路设计与宏观的外部应用特性以及加工工艺密切结合的综合性课程，它体现了所学知识的内在联系和综合运用，是专业主干课程，是考试课程。

2本课程性质和要求

课程性质：

本课程是一门将半导本课程性质和要求

课程要求：

重点掌握集成电路的基本工作原理和设计技术。以基础为重点，以内在联系为引线，提高知识的综合运用能力。同时了解新技术的发展。

成绩记载方式：

平时成绩占40%（包括出勤，课上提问，作业，阶段性测试），期末考试占60%3本课程性质和要求

课程要求：

重点掌握集成电路的本课程平时成绩考核要求

1、基本分为70

2、扣分情况：缺勤，迟到，作业不交，作业质量低，上课态度不端正

3、加分情况：全勤，上课认真，作业完成质量好4本课程平时成绩考核要求

1、基本分为70

2、扣分情况：缺勤分立器件和分立器件构成的电路5分立器件和分立器件构成的电路566集成电路的定义：将多个元器件（如晶体管、二极管、电阻等）集成在一块芯片上，并用互连线进行连接，得到能实现一定功能的电路。2019年9月7日

7集成电路的定义：2019年9月7日7概念解释3DK4管芯8概念解释3DK48J.Kilby生于1923年，1958年发明集成电路，2000年获Nobel奖，2019.6.20去世。R.Noyce，生于1927年。Intel的创始人之一，1959年独立发明集成电路，1990年去世。集成电路诞生9J.Kilby生于1923年，1958年发明集成电路，一、集成电路发展历程

1952年G.W.A.Dummer在华盛顿学会上提出了集成电路(IC—IntegratedCircuit)的概念：

把多个器件及其间的连线以批加工方式同时制作在一个芯片上。10一、集成电路发展历程

1952年G.W.A.Dumme一、集成电路发展历程

1958年美国无线电公司Wallmark等人发表了PN结隔离(Isolation)的思想:

把多个器件制作在一个芯片上，器件之间必须实现电隔离，使每个器件相对独立。11一、集成电路发展历程

1958年美国无线电公司Wallm一、集成电路发展历程

1959年TI公司研制出第一块集成电路（四个晶体管）

~1963年DTL、TTL、ECL、MOS、CMOS集成电路相继出现12一、集成电路发展历程

1959年TI公司研制出第一块1313一、集成电路发展历程

1965年仙童半导体公司(Fairchild)戈登•摩尔提出Moor定律：

每一代（3年）硅芯片上的集成密度翻两番。

加工工艺的特征线宽每代以30%的速度缩小。

集成度:单个芯片上集成的器件数14一、集成电路发展历程

1965年仙童半导体公司(Fa一、集成电路发展历程

70年代末80年代初开始发展专用集成电路（ASIC—ApplicationSpecificIntegratedCircuit)

90年代中末期开始发展片上系统（SoC—SystemonChip)

15一、集成电路发展历程

70年代末80年代初开始发展专用集一、集成电路发展历程

集成电路规模

SSI

(SmallScaleIntegration)<102

MSI(MiddleScale~)102-103

LSI(LargeScale~)103-104

VLSI(VeryLargeScale~)105-107

ULSI(UltraLargeScale~)>10816一、集成电路发展历程

集成电路规模

SSI(Sma一、集成电路发展历程

特征线宽

微米Micrometer:>1.0um

(1.0um1.2um1.5um2um3um4um5um…)

亚微米(SM--Sub-Micrometer):0.8um0.6um

深亚微米(DSM--DeepSub-Micrometer):

0.5um0.35um0.25un

超深亚微(VDSM--VeryDeepSub-Micrometer):

0.25um0.18um0.13um

纳米：0.09um(90nm)0.07um(70nm)17一、集成电路发展历程

特征线宽

微米Micrometer:一、集成电路发展历程

晶圆（Wafer)直径：

1.5吋(40mm)2吋(50mm)

3吋(75mm)4吋(100mm)

6吋(150mm)8吋(200mm)

12吋(300mm)16吋(400mm)18一、集成电路发展历程

晶圆（Wafer)直径：

1.1919二、集成电路的优点：

1.

高集成度：简化电子线路，缩短电子产品的设计和组装周期，体积小，重量轻

2.

高速度：器件尺寸小、连线短、分布电容小等

3.

高可靠：减少了外部接触点，不易受外界影响

4.低成本：①生产成本(制版、流片、封装、测试等)；②印刷电路成本(接插件、装配、调试等)

5.

低功耗：器件功率低、工作电压低20二、集成电路的优点：

1.高集成度：简化电子线路，缩短电子三、应用领域

集成电路最初是作为超小型电路的一个分支而诞生的，是为了满足宇航设备及军用设备所追求的小型化和轻量化的目标。

由于其优点具有普遍性，应用领域逐渐扩大，乃至发展到各行各业的各个领域。21三、应用领域

集成电路最初是作为超小型电路的三、应用领域

图示家电计算机工业控制交通通信网络武器（电子社会）22三、应用领域

图示家电计算机工业控制22323四、集成电路的类别

（一）按结构分

双极型集成电路器件为BJT，速度高、驱动能力强，但功耗大、集成度相对较低

MOS集成电路器件为MOSFET，包括PMOS集成电路、NMOS集成电路和CMOS集成电路

BiMOS集成电路兼有两者优点，但制造工艺复杂，成本较高24四、集成电路的类别

（一）按结构分

双极型集成电路器件四、集成电路的类别

（二）按功能分

逻辑电路（Logic)，又称数字电路（Digital）

产品以CMOS型为主，尤其是规模大的电路

模拟电路（Analog）原称线性电路（Linear）

产品以双极为主，CMOS是目前研究方向

数模混合电路（Mixed）

产品以Bi-MOS居多，CMOS是目前研究方向25四、集成电路的类别

（二）按功能分

逻辑电路（Logic)双极集成电路典型工艺流程P-Sub衬底准备（P型）光刻n+埋层区氧化n+埋层区注入清洁表面26双极集成电路典型工艺流程P-Sub衬底准备（P型）光刻n+P-Sub1.1.1工艺流程（续1）生长n-外延隔离氧化光刻p+隔离区p+隔离注入p+隔离推进N+N+N-N-27P-Sub1.1.1工艺流程（续1）生长n-外延隔离1.1.1工艺流程（续2）光刻硼扩散区P-SubN+N+N-N-P+P+P+硼扩散氧化281.1.1工艺流程（续2）光刻硼扩散区P-SubN+N1.1.1工艺流程（续3）光刻磷扩散区磷扩散氧化P-SubN+N+N-N-P+P+P+PP291.1.1工艺流程（续3）光刻磷扩散区磷扩散氧化P1.1.1工艺流程（续5）光刻引线孔清洁表面P-SubN+N+N-N-P+P+P+PP301.1.1工艺流程（续5）光刻引线孔清洁表面P-Su1.1.1工艺流程（续6）蒸镀金属反刻金属P-SubN+N+N-N-P+P+P+PP311.1.1工艺流程（续6）蒸镀金属反刻金属P-Sub1.1.1工艺流程（续7）钝化P-SubN+N+N-N-P+P+P+PP光刻钝化窗口后工序321.1.1工艺流程（续7）钝化P-SubN+N+N-N1.1.2光刻掩膜版汇总埋层隔离硼扩磷扩引线孔金属钝化331.1.2光刻掩膜版汇总埋层隔离硼扩磷扩引线孔1.1.3隔离的实现1.P+隔离扩散要扩穿外延层，与p型衬底连通。因此，将n型外延层分割成若干个“岛”。2.P+隔离接电路最低电位，使“岛”与“岛”之间形成两个背靠背的反偏二极管。N+N+N--epiPN--epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻胶N+埋层N–-epiSiO2P+P+P+SiO2N–-epiPPN+N+N+N+CECEBB钝化层341.1.3隔离的实现1.P+隔离扩散要扩穿外延层，与p型1.1.4外延层电极的引出外延层参杂浓度较低，与金属相接处易形成整流接触（金属—半导体势垒二极管）。因此，外延层引出电极处应增加浓扩散。BP-SubSiO2光刻胶N+埋层N–-epiP+P+P+SiO2N–-epiPPN+N+N+钝化层N+CECEBB351.1.4外延层电极的引出外延层参杂浓度1.1.5埋层的作用BP-SubSiO2光刻胶N+埋层N–-epiP+P+P+SiO2N–-epiPPN+N+N+钝化层N+CECEBB1.减小串联电阻（集成电路中的各个电极均从上表面引出，外延层电阻率较大。2.减小寄生pnp晶体管的影响（第二章介绍）361.1.5埋层的作用BP-SubSiO2光刻胶N+埋层N集成NPN晶体管的有源寄生效应

（1）NPN晶体管正向有源时P-SubN–-epiP+P+PN+N+CEBE(N+)B(P)C(N)NPNS(P)PNPVBC<0VSC<0寄生PNP晶体管截止,等效为寄生电容E(N+)B(P)C(N)NPNCJS37集成NPN晶体管的有源寄生效应

（1）NPN晶体管正向有源集成NPN晶体管的有源寄生效应

（2）NPN晶体管饱和或反向有源时P-SubN–-epiP+P+PN+N+CEBE(N+)B(P)C(N)NPNS(P)PNPVBC>0VSC<0

寄生PNP晶体管正向有源导通，有电流流向衬底，影响NPN晶体管的正常工作。38集成NPN晶体管的有源寄生效应

（2）NPN晶体管饱和或反集成NPN晶体管的有源寄生效应

（3）减小有源寄生效应的措施P-SubN–-epiP+P+PN+N+CEB增加n+埋层掺金降低硼扩浓度39集成NPN晶体管的有源寄生效应

（3）减小有源寄生效应的措集成NPN晶体管的寄生效应重点寄生PNP管的结构及存在条件减小寄生PNP管影响的措施无源寄生元件40集成NPN晶体管的寄生效应重点40集成NPN晶体管的无源寄生效应PN电容扩散电容—反映少子存储电荷与偏压的关系，反偏时由于少子耗尽，可以不考虑。势垒电容—PN结势垒区体现出的电容效应电极引线延伸电极电容—一般可以忽略41集成NPN晶体管的无源寄生效应PN电容41集成NPN晶体管的无源寄生效应电阻发射极串联电阻集电极串联电阻基极串联电阻42集成NPN晶体管的无源寄生效应电阻42简介43简介1本课程性质和要求

课程性质：

本课程是一门将半导体物理、微电子工艺、微电子器件原理、电子线路等相关知识集于一体的、将微观的器件设计、电路设计与宏观的外部应用特性以及加工工艺密切结合的综合性课程，它体现了所学知识的内在联系和综合运用，是专业主干课程，是考试课程。

44本课程性质和要求

课程性质：

本课程是一门将半导本课程性质和要求

课程要求：

重点掌握集成电路的基本工作原理和设计技术。以基础为重点，以内在联系为引线，提高知识的综合运用能力。同时了解新技术的发展。

成绩记载方式：

平时成绩占40%（包括出勤，课上提问，作业，阶段性测试），期末考试占60%45本课程性质和要求

课程要求：

重点掌握集成电路的本课程平时成绩考核要求

1、基本分为70

2、扣分情况：缺勤，迟到，作业不交，作业质量低，上课态度不端正

3、加分情况：全勤，上课认真，作业完成质量好46本课程平时成绩考核要求

1、基本分为70

2、扣分情况：缺勤分立器件和分立器件构成的电路47分立器件和分立器件构成的电路5486集成电路的定义：将多个元器件（如晶体管、二极管、电阻等）集成在一块芯片上，并用互连线进行连接，得到能实现一定功能的电路。2019年9月7日

49集成电路的定义：2019年9月7日7概念解释3DK4管芯50概念解释3DK48J.Kilby生于1923年，1958年发明集成电路，2000年获Nobel奖，2019.6.20去世。R.Noyce，生于1927年。Intel的创始人之一，1959年独立发明集成电路，1990年去世。集成电路诞生51J.Kilby生于1923年，1958年发明集成电路，一、集成电路发展历程

1952年G.W.A.Dummer在华盛顿学会上提出了集成电路(IC—IntegratedCircuit)的概念：

把多个器件及其间的连线以批加工方式同时制作在一个芯片上。52一、集成电路发展历程

1952年G.W.A.Dumme一、集成电路发展历程

1958年美国无线电公司Wallmark等人发表了PN结隔离(Isolation)的思想:

把多个器件制作在一个芯片上，器件之间必须实现电隔离，使每个器件相对独立。53一、集成电路发展历程

1958年美国无线电公司Wallm一、集成电路发展历程

1959年TI公司研制出第一块集成电路（四个晶体管）

~1963年DTL、TTL、ECL、MOS、CMOS集成电路相继出现54一、集成电路发展历程

1959年TI公司研制出第一块5513一、集成电路发展历程

1965年仙童半导体公司(Fairchild)戈登•摩尔提出Moor定律：

每一代（3年）硅芯片上的集成密度翻两番。

加工工艺的特征线宽每代以30%的速度缩小。

集成度:单个芯片上集成的器件数56一、集成电路发展历程

1965年仙童半导体公司(Fa一、集成电路发展历程

70年代末80年代初开始发展专用集成电路（ASIC—ApplicationSpecificIntegratedCircuit)

90年代中末期开始发展片上系统（SoC—SystemonChip)

57一、集成电路发展历程

70年代末80年代初开始发展专用集一、集成电路发展历程

集成电路规模

SSI

(SmallScaleIntegration)<102

MSI(MiddleScale~)102-103

LSI(LargeScale~)103-104

VLSI(VeryLargeScale~)105-107

ULSI(UltraLargeScale~)>10858一、集成电路发展历程

集成电路规模

SSI(Sma一、集成电路发展历程

特征线宽

微米Micrometer:>1.0um

(1.0um1.2um1.5um2um3um4um5um…)

亚微米(SM--Sub-Micrometer):0.8um0.6um

深亚微米(DSM--DeepSub-Micrometer):

0.5um0.35um0.25un

超深亚微(VDSM--VeryDeepSub-Micrometer):

0.25um0.18um0.13um

纳米：0.09um(90nm)0.07um(70nm)59一、集成电路发展历程

特征线宽

微米Micrometer:一、集成电路发展历程

晶圆（Wafer)直径：

1.5吋(40mm)2吋(50mm)

3吋(75mm)4吋(100mm)

6吋(150mm)8吋(200mm)

12吋(300mm)16吋(400mm)60一、集成电路发展历程

晶圆（Wafer)直径：

1.6119二、集成电路的优点：

1.

高集成度：简化电子线路，缩短电子产品的设计和组装周期，体积小，重量轻

2.

高速度：器件尺寸小、连线短、分布电容小等

3.

高可靠：减少了外部接触点，不易受外界影响

4.低成本：①生产成本(制版、流片、封装、测试等)；②印刷电路成本(接插件、装配、调试等)

5.

低功耗：器件功率低、工作电压低62二、集成电路的优点：

1.高集成度：简化电子线路，缩短电子三、应用领域

集成电路最初是作为超小型电路的一个分支而诞生的，是为了满足宇航设备及军用设备所追求的小型化和轻量化的目标。

由于其优点具有普遍性，应用领域逐渐扩大，乃至发展到各行各业的各个领域。63三、应用领域

集成电路最初是作为超小型电路的三、应用领域

图示家电计算机工业控制交通通信网络武器（电子社会）64三、应用领域

图示家电计算机工业控制26523四、集成电路的类别

（一）按结构分

双极型集成电路器件为BJT，速度高、驱动能力强，但功耗大、集成度相对较低

MOS集成电路器件为MOSFET，包括PMOS集成电路、NMOS集成电路和CMOS集成电路

BiMOS集成电路兼有两者优点，但制造工艺复杂，成本较高66四、集成电路的类别

（一）按结构分

双极型集成电路器件四、集成电路的类别

（二）按功能分

逻辑电路（Logic)，又称数字电路（Digital）

产品以CMOS型为主，尤其是规模大的电路

模拟电路（Analog）原称线性电路（Linear）

产品以双极为主，CMOS是目前研究方向

数模混合电路（Mixed）

产品以Bi-MOS居多，CMOS是目前研究方向67四、集成电路的类别

（二）按功能分

逻辑电路（Logic)双极集成电路典型工艺流程P-Sub衬底准备（P型）光刻n+埋层区氧化n+埋层区注入清洁表面68双极集成电路典型工艺流程P-Sub衬底准备（P型）光刻n+P-Sub1.1.1工艺流程（续1）生长n-外延隔离氧化光刻p+隔离区p+隔离注入p+隔离推进N+N+N-N-69P-Sub1.1.1工艺流程（续1）生长n-外延隔离1.1.1工艺流程（续2）光刻硼扩散区P-SubN+N+N-N-P+P+P+硼扩散氧化701.1.1工艺流程（续2）光刻硼扩散区P-SubN+N1.1.1工艺流程（续3）光刻磷扩散区磷扩散氧化P-SubN+N+N-N-P+P+P+PP711.1.1工艺流程（续3）光刻磷扩散区磷扩散氧化P1.1.1工艺流程（续5）光刻引线孔清洁表面P-SubN+N+N-N-P+P+P+PP721.1.1工艺流程（续5）光刻引线孔清洁表面P-Su1.1.1工艺流程（续6）蒸镀金属反刻金属P-SubN+N+N-N-P+P+P+PP731.1.1工艺流程（续6）蒸镀金属反刻金属P-Sub1.1.1工艺流程（续7）钝化P-SubN+N+N-N-P+P+P+PP光刻钝化窗口后工序741.1.1工艺流程（续7）钝化P-SubN+N+N-N1.1.2光刻掩膜版汇总埋层隔离硼扩磷扩引线孔金属钝化751.1.2光刻掩膜版汇总埋层隔离硼扩磷扩引线孔1.1.3隔离的实现1.P+隔离扩散要扩穿外延层，与p型衬底连通。因此，将n型外延层分割成若干个“岛”。2.P+隔离接电路最低电位，使“岛”与“岛”之间形成两个背靠背的反偏二极管。N+N+N--epiPN--epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻胶N+埋层N–-epiSiO2P+P+P+SiO2N–-epiPPN+N+N+N+CECEBB钝化层761.1.3隔离的实现1.P+隔离扩散要扩穿外延层，与p型1.1.4外延层电极的引出外延层参杂浓度较低，与金属相接处易形成整流接触（金属—半导体势垒二极管）。因此，外延层引出电极处应增加浓扩散。BP-SubSiO2光刻胶N+埋层N–-epiP+P+P