基于multisim的定时器课程设计

00目录背景及意义 1设计原理及设计方案 2设计原理 2设计方案 2设计过程 3基于multisim的设计 3脉冲发生电路 3置数电路 4计数电路 5译码显示电路 6警报电路 8控制电路 8基于VHDL的设计 9建立工程 9调试程序 10运行结果及分析 14基于multisim的结果及分析 14基于VHDL的结果分析 15总结 16参考文献 17PAGEPAGE17背景及意义诸如在体育比赛中，定时报警器，游戏中的倒计时器，交通信号灯，红绿灯，行人灯，还可以做时间提醒设备等，由此可见计时器在现代社会是何其重要。设计原理及设计方案设计原理74ls1471~995551HZ174ls192cp74ls488421BCD码经过内部作和电路“翻译”成七段（a,b,c,d,e,f,g）输出，启动和暂停\连续，译码显示电路与亮灯及光电报警灯功能。设计方案6部分构成。其中置数电路，计时器1时，控制cp，通过置数器置数，计数器完成置数功能，显示器显示所置的数。当启动开关置0时，计数器开始计数。当暂停，连续计数开关拨在暂停位置上，计数器停止计数，处于保持状态；当暂停，连续计数开关拨在连续计0置数电路计数器译码显示控制电路秒脉冲发生器置数电路计数器译码显示控制电路秒脉冲发生器报警电路图2.1设计过程multisim的设计脉冲发生电路555定时器应用vccR1,R2C充电，其上电压u2/3VcC1TCR21/3Vcc，比较器C2公式计算：T1=（R1+R2）Cln2；T2=R2Cln2;VCC5VR28200Ω8VCCU84RST OUT37DISR29VCC5VR28200Ω8VCCU84RST OUT37DISR296THR600Ω 2TRI5CONC110uFC210nFGND1 LM555CM图3.1内部管脚图 图3.2N555多谐振荡电路图置数电路置数电路利用74LS147优先编码器中优先级别高的信号排斥级别低的信号这一特点来置数，并将输出的编码输入到计数电路中，即完成置数功能。U1111213U11112131234510123456789ABCD9761474LS147D

3.374LS147

（b）本次实验的置数电路可以按图3.4接：VCCVCC5VVCCR1720ΩU3AU5A20J1U178123419 74LS04D235811121312349510123456789ABCD9761414A74LS04D246U6A7 7404D74LS04D74LS147DU7AJ2U210U8A2811271213141516171112131234510123456789ABCD976142974LS04D31 74LS04D 32U9A18 74L4D74LS147D图3.4

74LS04D计数电路本次课程设计中选用74LS192来实现减法的计数功能。图3.5是74LS192的管脚图。U215110911U2151109111454ABCD~LOADCLRUPDOWNQAQBQCQD~BO~CO3267131274LS192D图3.574LS192具有下述功能：异步清零：CLR=1，Q3Q2Q1Q0=0000.异步置数：CLR=0，PL=0,Q0Q1Q2Q3=D0D1D2D3.保持：CLR=0，~PL=1，UP=DOWN=1，Q0Q1Q2Q3保持原状态加计数：CLR=0，~PL=1，UP-=CP，DOWN=1，Q0Q1Q2Q3按加法规律计数减计数：CLR=0，~PL=1，DOWN=CP，UP=1，Q1Q2Q3Q4按减法规律计数1~9974LS1923.6。U1131415CC

68QA3 789QB 29QC 69 D QD711~LOAD14CLR

~BO13~CO125 UP4 DOWN174LS192D212 U217 1019VCC1819B

QA311QB2112010C QC6 129 D QD711~LOAD14CLR

~BO13~CO12VCC5VUP4 DOWN74LS192D

5 接入脉冲信号图3.6译码显示电路LED74LS483.674LS48的管脚图。图3.6图3.7是74LS8的真值表。图3.7本次实验译码显示电路按图3.8接。00U15U16RRRRRRR7RRR141111911OOOOOOO321111911ABCDU13OOOOOOOO 74LS48DU174U11ABCD7126~~~354LB/BABCD~~~712635435151109111454ABCD~LOADCLRUPDOWNQAQBQCQD~BO~CO326713123637VCC384274LS192D71U12151109111454ABCD~LOADCLRUPDOWNQAQBQCQD~BO~CO32671312LS48D74LS192D

图3.8警报电路3.9接。VCC5VVCC5VVCCU1R23L120Ω1220Ω

BUZZER200Hz控制电路控制电路主要实现异步清零，异步置数，暂停\连续计数等功能。具体电路图如下。J2Key=Space

VCC5VVCC5VVCC44R21kΩU7A7400N4547U8A7400N46VCCJ1Key=Space0VCC1kΩ5V图3.10总电路如图3.11所示：

图3.11VHDL的设计建立工程FileNewProjectWizard名相同。如下图所示。图3.12连击两次Next,填入相应的参数，点击Finish即完成工程的建立，如图所示。图3.13调试程序File,New,VHDLFile,OK一个编辑窗口如图所示图3.14在编辑框里填写如下程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount_30isport(clk,clr:instd_logic;pld,enb:instd_logic;warn:outstd_logic;s1,s0:outstd_logic_vector(6downto0);d:instd_logic_vector(9downto0);s:instd_logic_vector(9downtoendcount_30;architectureaofcount_30issignaldd:std_logic_vector(3downto0);signalss:std_logic_vector(3downto0);beginpro1:process(clk,clr,enb)variabletmpa:std_logic_vector(3downto0);variabletmpb:std_logic_vector(3downto0);variabletmpwarn:std_logic;beginifclr='1'thentmpa:="0000";tmpb:="0000";tmpwarn:='0';elsifclk'eventandclk='1'thenifpld='1'thenifd(9)='1'thentmpb:="1001";elsifd(8)='1'thentmpb:="1000";elsifd(7)='1'thentmpb:="0111";elsifd(6)='1'thentmpb:="0110";elsifd(5)='1'thentmpb:="0101";elsifd(4)='1'thentmpb:="0100";elsifd(3)='1'thentmpb:="0011";elsifd(2)='1'thentmpb:="0010";elsifd(1)='1'thentmpb:="0001";elsifd(0)='1'thenendif;ifs(9)='1'thentmpa:="1001";elsifs(8)='1'thenelsifs(7)='1'thentmpa:="0111";elsifs(6)='1'thentmpa:="0110";elsifs(5)='1'thentmpa:="0101";elsifs(4)='1'thentmpa:="0100";elsifs(3)='1'thentmpa:="0011";elsifs(2)='1'thentmpa:="0010";elsifs(1)='1'thentmpa:="0001";elsifs(0)='1'thentmpa:="0000";endif;tmpwarn:='0';elsifenb='1'theniftmpa="0000"theniftmpb/="0000"thentmpa:="1001";tmpb:=tmpb-1;elsetmpwarn:='1';endif;elseendif;endendss<=tmpa;dd<=tmpb;warn<=tmpwarn;endprocess;peo2:process(dd)begincaseddiswhen"0000"=>s1<="0111111";when"0001"=>s1<="0000110";when"0010"=>s1<="1011011";when"0011"=>s1<="1001111";when"0100"=>s1<="1100110";when"0101"=>s1<="1101101";when"0110"=>s1<="1111101";when"0111"=>s1<="0000111";when"1000"=>s1<="1111111";when"1001"=>s1<="1101111";whenothers=>s1<="0000000";endcase;endprocess;process(ss)begincasessiswhen"0000"=>s0<="0111111";when"0001"=>s0<="0000110";when"0010"=>s0<="1011011";when"0011"=>s0<="1001111";when"0100"=>s0<="1100110";when"0101"=>s0<="1101101";when"0110"=>s0<="1111101";when"0111"=>s0<="0000111";when"1000"=>s0<="1111111";when"1001"=>s0<="1101111";whenothers=>s0<="0000000";endcase;endprocess;enda;存盘并进行编译，如图所示。图3.14运行结果及分析mul