(完整)FPGA试卷+答案+超详细解答

（完整（完整）FPGA试卷+答案+超详细解答第第页（不含草稿纸部分共12页）SEL0001SEL00011011OTHERSCOUTAorBAxorBAandBAnorB(c)用whenelse语句(a)用f语句(b)(c)用whenelse语句--——————-————-——--库引用--—libraryIEEE;useIEEE。std_logic_1164。all;-——-——-————实体声明———--———--————--—entitymyMuxisport(sel:instd_logic_vector(1downto0);——选择信号输入两位标准逻辑向量Ain，Bin：instd_logic_vector(1downto0);——数据输入两位标准逻辑向量Cout：outstd_logic_vector(1downto0)——数据输出);endmyMux;结构体behave描述architecturebehaveofmyMuxis一一采用case语句描述beginprocess(sel，Ain,Bin)begincaseseliswhen"00”=〉Cout<=AinorBin;when”01”=〉Cout〈=AinxorBin;when”10”=〉Cout<=AinandBin;when”11"=>Cout<=AinnorBin;whenothers=〉Cout<=”XX";endcase;endprocess;endbehave;结构体behave2描述architecturebehave2ofmyMuxis采用whenelse语句描述beginCout〈=AinorBinwhensel=”00"elseAinxorBinwhensel=”01"elseAinandBinwhensel=”10”elseAinnotBinwhensei二”11"else"XX”whensel=others;endbehave2；注：这里我只写了case语句和whenelse语句，f语句没写，并且我这是自己写的，与叶深上传的有点区别，建议参考叶深的资料。考试时我们写完一个VHDL，直接在结构体下补充另一个结构体就行。2.（5分）用元件例化语句设计如图所示电路。元件为2输入与非门.U1库引用libraryIEEE；useIEEE。std_logic_1164。all；实体声明entityyf4isport(A,B，C,D:instd_logic；Z:outstd_logic)；endyf4；结构体行为描述architecturebehaveofyf4is——元件声明componentyf2port(A1,B1:instd_logic；C1：outstd_logic)；—endcomponent;signalx,y:std_logic;定义两个中间信号变量beginU1:yf2portmap(A，B,X)；U2:yf2portmap（C，D，Y）;U3:yf2portmap（A1=〉X,C1=〉Z，B1=>Y）；endbehave；注：此题，在题目中已注明元件为两输入与非门，所以我们直接声明元件就行。如果没说,我们就的另外写一个两输入与非门的程序。--两输入与非门程序filename:myNor。vhd-—-—--————--——-—-—-——库引用——--—libraryIEEE;useIEEE。std_logic_1164。all;--——-—--—-—-————实体声明-—-————entitymyNorisport(a，b:instd_logic;c:outstd_logic);endmyNor；-——-