序列信号发生器课件

第五节序列信号发生器什么是序列信号？

序列信号是把一组0、1数码按一定规则顺序排列的串行信号，可以做同步信号、地址码、数据等，也可以做控制信号。这一节非常重要，是中规模集成电路的综合运用。一、移存型序列信号发生器1、移存型序列信号发生器的原理

移存型序列信号发生器由两部分组成：☆移位寄存器☆组合电路组合电路的输出做移位寄存器的输入，也是反馈电路，只要有反馈，寄存器就可以计数。☆规定了起始状态为110。&DQSR3DQSR2DQSR1CP第五节序列信号发生器什么是序列信号？序列1★

特征方程从特征方程中可以看出：满足移存规律（第一级除外）Q3Q2Q1Q3n+1Q2n+1Q1n+1110★

状态转换表001100000001011110000001011110100输出是每5位循环一次，循环长度M=5。Q3=11000,11000,┄Q2=10001,10001,┄Q1=00011,00011,┄★

三个输出序列是一样的，都由三个0两个1组成。只是起始状态不一样，只要循环起来，分不清起始状态。由特征方程计算次态值。DQSR3DQSR2DQSR1&CP★特征方程从特征方程中可以看出：满足移存规律2在移位寄存器的基础上加反馈网络形成移存型序列信号发生器。先设计移位寄存器，再设计反馈网络。例：设计00011101，00011101，┄序列信号发生器。

解：依题意可知，循环长度M=8,需要寄存器的位数n=3,因此按三位一组划分序列信号，组成8个状态循环。0001110100011101Q2Q1Q0000001011111110101010100★满足移存规律★满足计数规律构成循环每次左移一位状态划分：2、移存型序列信号发生器的设计在移位寄存器的基础上加反馈网络形成移存型序列信3Q2Q1Q0000001011111110101010100Q2Q1Q0Q2n+1Q1n+1Q0n+1000001010011100101110111001011100111000010101110用直接观察法从状态转换表得出：[Q0]CP↑[Q1]CP↑满足移存规律只要设计第一级激励输入即可。选用74195做移位寄存器用4选1数据选择器实现J=/K。1111000010D0=1D2=0状态表：状态转换表：变量数大于地址数要降维。令：★列出状态转换表Q2Q1Q00000010111111101010101004根据：D0=1D2=0画出用74195和4选1组成的序列信号产生器电路图。

反过来从已知电路要会分析出其响应序列。J/KQ0Q1Q2YXX000111100111110Q011111/Q000011/Q011101000010Q0000010000001

序列信号可以从任意一路输出，只不过起始状态不同而已。010123ENMUXY101D0D1D2D3Q0Q1Q2Q3741951CP根据：D0=1D2=0画出用74195和4选15解：循环长度M=8,23＝8，取n=3,用三位寄存器实现。一、状态划分（按三位一组划分状态）000011110000111Q2Q1Q0000000001011111111110100000有两组状态均为000有两组状态均为111不满足寄存规律，三位寄存器不能实现这样的序列。所以要增加寄存器位数。取n=4,重新进行状态划分。例：设计产生序列信号为00001111，00001111，┄的序列信号产生器。解：循环长度M=8,23＝8，取n=3,用三位寄存器实现。一6000011110000111Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+10000000100110111111111101100

100000010011011111111110110010000000从状态转换表中得出：111X10000XXXXXXX扭环计数器满足移存规律，选用74195作移位寄存器。1CP74195D2D0D1D3Q2Q0Q1Q3000011110000111Q7

移存型序列信号发生器只能产生一组序列信号，如果要同时产生多组序列信号，可以采用计数型序列信号发生器。

计数型序列信号发生器是在计数器的基础上加适当的反馈网络构成。要实现序列长度为M的序列信号发生器，其设计步骤为：★

先设计一个计数模置为M的计数器。★

再令计数器每一个状态输出符合序列信号要求。★

根据计数器状态转换关系和序列信号要求设计输出组合网络。二、计数型序列信号发生器移存型序列信号发生器只能产生一组序列信号，如果8

例：设计产生序列信号1101000101，1101000101，┄的计数型序列信号发生器电路。要求用74161和8选1数据选择器实现。解：先用74161反馈置数法设计M10计数器。Q3Q2Q1Q0F0110011110001000101010111100110111101111☆令计数器每一个状态与一位序列信号相对应。1101000101☆画出实现F的卡诺图。1111100000XXXXXX变量数大于地址数要进行降维，Q0作记图变量。XXX10将降维卡诺图与8选1数据选择器卡诺图相比较得出：D0~D3=1D5=0D4,D6,D7=Q0令：Q3Q2Q1=A3A2A1例：设计产生序列信号1101000101，119

计数器在0110~1111之间循环计数，F循环输出1101000101序列信号。01Q3Q2Q1Q0D3D2D1D074161CTTCTPCPCO011011010123ENMUXY45672F☆最后画出逻辑电路图。D0~D3=1D5=0D4,D6,D7=Q0令：Q3Q2Q1=A3A2A1先用74161反馈置数法设计M10计数器。计数器在0110~1111之间循环计数，F循环10例：设计F1=110101,110101┄F2=010110,010110┄两组序列信号。要求用7490（8421BCD计数）及3－8译码器和必要的门电路实现。解：先用7490设计一个M6计数器。（采用反馈置0法）☆令计数器每一个状态与一位序列信号相对应。☆由于3－8译码器是最小项译码器所以要写出F1、F2最小项之和表达式。Q2Q1Q0000001010011100101110F1F2010110111001例：设计F1=110101,110101┄F2=01011011★用与非门实现&Q0Q1Q2Q3S9AS9BR0AR0B7490CP0CP1&F1F2121012345670&★用与非门实现&Q0Q1Q2Q3S9AS9BR0AR0B12★

如果要求用与门实现能不能直接在F1、F2的基础上再加一个非门？★用最大项之积表示：★如果要求用与门实现能不能直接在F1、F2的基础上再加一个13作业P27826、27、28、29。作业P27826、27、28、29。14练习题：设计：F1=01101001,01101001┄F2=00010111,00010111┄计数型序列信号发生器。1、要求用7490（5421BCD计数）及3－8译码器和必要的门电路实现。2、写出设计过程，画出逻辑电路图。练习题：设计：F1=01101001,01101001┄F215第五节序列信号发生器什么是序列信号？

序列信号是把一组0、1数码按一定规则顺序排列的串行信号，可以做同步信号、地址码、数据等，也可以做控制信号。这一节非常重要，是中规模集成电路的综合运用。一、移存型序列信号发生器1、移存型序列信号发生器的原理

移存型序列信号发生器由两部分组成：☆移位寄存器☆组合电路组合电路的输出做移位寄存器的输入，也是反馈电路，只要有反馈，寄存器就可以计数。☆规定了起始状态为110。&DQSR3DQSR2DQSR1CP第五节序列信号发生器什么是序列信号？序列16★

特征方程从特征方程中可以看出：满足移存规律（第一级除外）Q3Q2Q1Q3n+1Q2n+1Q1n+1110★

状态转换表001100000001011110000001011110100输出是每5位循环一次，循环长度M=5。Q3=11000,11000,┄Q2=10001,10001,┄Q1=00011,00011,┄★

三个输出序列是一样的，都由三个0两个1组成。只是起始状态不一样，只要循环起来，分不清起始状态。由特征方程计算次态值。DQSR3DQSR2DQSR1&CP★特征方程从特征方程中可以看出：满足移存规律17在移位寄存器的基础上加反馈网络形成移存型序列信号发生器。先设计移位寄存器，再设计反馈网络。例：设计00011101，00011101，┄序列信号发生器。

解：依题意可知，循环长度M=8,需要寄存器的位数n=3,因此按三位一组划分序列信号，组成8个状态循环。0001110100011101Q2Q1Q0000001011111110101010100★满足移存规律★满足计数规律构成循环每次左移一位状态划分：2、移存型序列信号发生器的设计在移位寄存器的基础上加反馈网络形成移存型序列信18Q2Q1Q0000001011111110101010100Q2Q1Q0Q2n+1Q1n+1Q0n+1000001010011100101110111001011100111000010101110用直接观察法从状态转换表得出：[Q0]CP↑[Q1]CP↑满足移存规律只要设计第一级激励输入即可。选用74195做移位寄存器用4选1数据选择器实现J=/K。1111000010D0=1D2=0状态表：状态转换表：变量数大于地址数要降维。令：★列出状态转换表Q2Q1Q000000101111111010101010019根据：D0=1D2=0画出用74195和4选1组成的序列信号产生器电路图。

反过来从已知电路要会分析出其响应序列。J/KQ0Q1Q2YXX000111100111110Q011111/Q000011/Q011101000010Q0000010000001

序列信号可以从任意一路输出，只不过起始状态不同而已。010123ENMUXY101D0D1D2D3Q0Q1Q2Q3741951CP根据：D0=1D2=0画出用74195和4选120解：循环长度M=8,23＝8，取n=3,用三位寄存器实现。一、状态划分（按三位一组划分状态）000011110000111Q2Q1Q0000000001011111111110100000有两组状态均为000有两组状态均为111不满足寄存规律，三位寄存器不能实现这样的序列。所以要增加寄存器位数。取n=4,重新进行状态划分。例：设计产生序列信号为00001111，00001111，┄的序列信号产生器。解：循环长度M=8,23＝8，取n=3,用三位寄存器实现。一21000011110000111Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+10000000100110111111111101100

100000010011011111111110110010000000从状态转换表中得出：111X10000XXXXXXX扭环计数器满足移存规律，选用74195作移位寄存器。1CP74195D2D0D1D3Q2Q0Q1Q3000011110000111Q22

移存型序列信号发生器只能产生一组序列信号，如果要同时产生多组序列信号，可以采用计数型序列信号发生器。

计数型序列信号发生器是在计数器的基础上加适当的反馈网络构成。要实现序列长度为M的序列信号发生器，其设计步骤为：★

先设计一个计数模置为M的计数器。★

再令计数器每一个状态输出符合序列信号要求。★

根据计数器状态转换关系和序列信号要求设计输出组合网络。二、计数型序列信号发生器移存型序列信号发生器只能产生一组序列信号，如果23

例：设计产生序列信号1101000101，1101000101，┄的计数型序列信号发生器电路。要求用74161和8选1数据选择器实现。解：先用74161反馈置数法设计M10计数器。Q3Q2Q1Q0F0110011110001000101010111100110111101111☆令计数器每一个状态与一位序列信号相对应。1101000101☆画出实现F的卡诺图。1111100000XXXXXX变量数大于地址数要进行降维，Q0作记图变量。XXX10将降维卡诺图与8选1数据选择器卡诺图相比较得出：D0~D3=1D5=0D4,D6,D7=Q0令：Q3Q2Q1=A3A2A1例：设计产生序列信号1101000101，1124

计数器在0110~1111之间循环计数，F循环输出1101000101序列信号。01Q3Q2Q1Q0D3D2D1D074161CTTCTPCPCO011011010123ENMUXY