门电路与可编程逻辑器件课件

第5章门电路与可编程逻辑器件

第5章门电路与可编程逻辑器件1概述逻辑门电路可编程逻辑器件CPLD/FPGA的基本结构VHDL描述逻辑门电路本章小结概述逻辑门电路可编程逻辑器件CPLD/FPGA的基本结构V2TTL即Transistor-TransistorLogicCMOS即ComplementaryMetal-Oxide-Semiconductor

一、门电路的作用和常用类型按功能特点不同分普通门(推拉式输出)

CMOS传输门

输出开路门三态门门电路

(GateCircuit)

指用以实现基本逻辑关系和常用复合逻辑关系的电子电路。是构成数字电路的基本单元之一按逻辑功能不同分

与门

或门

非门

异或门

与非门

或非门

与或非门

按电路结构不同分

TTL

集成门电路

CMOS

集成门电路输入端和输出端都用三极管的逻辑门电路。

用互补对称MOS管构成的逻辑门电路。TTL即Transistor-TransistorL3二、高电平和低电平的含义

高电平和低电平为某规定范围的电位值，而非一固定值。

高电平信号是多大的信号？低电平信号又是多大的信号？10高电平低电平01高电平低电平正逻辑体制负逻辑体制由门电路种类等决定二、高电平和低电平的含义高电平和低电平为某规定范围的电位值4

自20世纪60年代以来，数字集成电路已经历了从SSI、MSI、LSI到VLSI的发展过程。数字集成电路按照芯片设计方法的不同大致可以分为三类：①通用型中、小规模集成电路；②用软件组态的大规模、超大规模集成电路，如微处理器、单片机等；③专用集成电路ASIC。为用户需要而设计的LSI或VLSI电路。可以通过VHDL硬件描述语言和专门的开发平台，将LSI或VLSI电路下载写入到PLD可编程逻辑器件上，构成单片数字集成系统或专用数字集成电路ASIC。能完成这种功能的器件就是PLD可编程逻辑器件。三、可编程逻辑器件

自20世纪60年代以来，数字集成电路已经历了从SSI、5ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V输入级中间倒相级输出级STTL系列与非门电路逻辑符号2.8k900503.5k500250V1V2V3V5V65.2.1TTL门电路的工作原理

一、典型

TTL与非门电路（CT54/74S系列为例）

除V4外，采用了抗饱和三极管，用以提高门电路工作速度。V4不会工作于饱和状态，因此用普通三极管。

输入级主要由多发射极管V1和基极电阻R1组成，用以实现输入变量A、B、C的与运算。

VD1~VD3为输入钳位二极管，用以抑制输入端出现的负极性干扰。正常信号输入时，VD1~VD3不工作，当输入的负极性干扰电压大于二极管导通电压时，二极管导通，输入端负电压被钳在-0.7V上，这不但抑制了输入端的负极性干扰，对V1还有保护作用。

中间级起倒相放大作用，V2集电极C2和发射极

E2同时输出两个逻辑电平相反的信号，分别驱动V3和V5。

RB、RC和V6构成有源泄放电路，用以减小V5管开关时间，从而提高门电路工作速度。

输出级由V3、V4、

R4、R5和V5组成。其中

V3和V4构成复合管，与V5构成推拉式输出结构，提高了负载能力。ABCV1V2V3V4V5V6VD1VD2VD3R1R2R46

VD1~VD3在正常信号输入时不工作，因此下面的分析中不予考虑。RB、RC和V6所构成的有源泄放电路的作用是提高开关速度，它们不影响与非门的逻辑功能，因此下面的工作原理分析中也不予考虑。

因为抗饱和三极管V1的集电结导通电压为0.4V，而V2、V5发射结导通电压为0.7V，因此要使V1集电结和V2、V5发射结导通，必须uB1≥1.8V。0.3V3.6V3.6V

输入端有一个或数个为低电平时，输出高电平。

输入低电平端对应的发射结导通，uB1=0.7V+0.3V=1VV1管其他发射结因反偏而截止。1V这时V2、V5截止。V2截止使V1集电极等效电阻很大，使IB1>>IB1(sat)，V1深度饱和。V2截止使uC2

VCC=5V，5V因此，输入有低电平时，输出为高电平。截止截止深度饱和V3微饱和，V4放大工作。uY=

5V

-

0.7

V

-

0.7

V

=

3.6

V电路输出为高电平。微饱和放大二、TTL与非门的工作原理VD1~VD3在正常信号输因为抗饱7综上所述,该电路实现了与非逻辑功能,即3.6V3.6V3.6V因此，V1发射结反偏而集电极正偏，称处于倒置放大状态。1.8V这时V2、V5饱和。uC2=UCE2(sat)+uBE5=0.3V+0.7V=1V使V3导通，而V4截止。1VuY=UCE5(sat)0.3V

输出为低电平

因此，输入均为高电平时，输出为低电平。0.3VV4截止使V5的等效集电极电阻很大，使IB5>>IB5(sat)，因此V5深度饱和。倒置放大饱和饱和截止导通

TTL电路输入端悬空时相当于输入高电平。

输入均为高电平时，输出低电平VCC经

R1使

V1集电结和

V2、V5发射结导通，使uB1=1.8V。深注意综上所述,该电路实现了与非逻辑功能,即3.6V因此，V18BAY

非门的线与连接图示电路为两个非门的输出端直接连接的情况。其输出与输入间的关系为

两个逻辑门输出端相连，可以实现两输出相与的功能，称为线与。在用门电路组合各种逻辑电路时，如果能将输出端直接并接，有时能大大简化电路。前面介绍的推拉式输出结构的TTL门电路是不能将两个门的输出端直接并接的。三、其他功能的

TTL门电路

BAY非门的线与连接图示电路为两9

两个与非门输出

直接相连接的情况VCCT4T3D4Y1VCCT4T3D4Y2T2VOHVOL如图所示的连接中，如果Y1输出为高电平，Y2输出为低电平，由于推拉式输出级总是呈现低阻抗，因此将会有一个很大的负载电流流过两个输出级，该电流远远超过正常工作电流，甚至会损坏门电路。为了使TTL门能够实现线与，把输出级改为集电极开路的结构，简称OC门。两个与非门输出

直接相连接的情况VCCT10

使用时需外接上拉电阻RL

即Opencollectorgate，简称

OC门。

常用的有集电极开路与非门、三态门、或非门、与或非门和异或门等。它们都是在与非门基础上发展出来的，TTL与非门的上述特性对这些门电路大多适用。VC可以等于VCC也可不等于VCC

（一）集电极开路与非门1.

电路、逻辑符号和工作原理输入都为高电平时，

V2和V5饱和导通，输出为低电平UOL

0.3V。输入有低电平时，V2和V5截止，输出为高电平UOH

VC。因此具有与非功能。

工作原理OC门使用时需外接即Opencollectorgat11

相当于与门作用。因为Y1、Y2中有低电平时，Y为低电平；只有

Y1、Y2均为高电平时，Y才为高电平，故Y=Y1·Y2。2.

应用(1)

实现线与两个或多个OC门的输出端直接相连，相当于将这些输出信号相与，称为线与。

Y只有OC门才能实现线与。普通TTL门输出端不能并联，否则可能损坏器件。注意相当于与门作用。2.应用(1)实现线12(2)驱动显示器和继电器等[例]下图为用

OC门驱动发光二极管LED的显示电路。已知LED的正向导通压降UF=2V，正向工作电流

IF=10mA，为保证电路正常工作，试确定RC的值。解：为保证电路正常工作，应满足因此RC=270

分析：该电路只有在A、B均为高电平，使输出uO为低电平时，LED才导通发光；否则LED中无电流流通，不发光。要使LED发光，应满足

IRc

IF=10mA。(2)驱动显示器和继电器等[例]下图为用OC门驱动发13TTLCMOSRLVDD+5V(3)实现电平转换

TTL与非门有时需要驱动其他种类门电路，而不同种类门电路的高低电平标准不一样。应用OC门就可以适应负载门对电平的要求。

OC门的UOL0.3V，UOH

VDD，正好符合CMOS电路UIH

VDD，UIL0的要求。

VDDRLTTLCMOSRLVDD+5V(3)实现电平转换TT14

即Tri-StateLogic门，简称TSL门。其输出有高电平态、低电平态和高阻态三种状态。三态输出与非门电路

EN=1

时，P=0，uP=0.3V01100.3V1V导通截止截止

另一方面，V1导通，uB1=0.3V+0.7V=1V,V2、V5截止。这时，从输出端Y

看进去，对地和对电源VCC都相当于开路，输出端呈现高阻态，相当于输出端开路。Y=AB1V导通截止截止Z这时VD导通，使uC2=0.3V+0.7V=1V，使V4截止。（二）三态输出门1.

电路、逻辑符号和工作原理工作原理EN=0时，P=1，VD截止电路等效为一个输入为A、B和1的TTL与非门。

Y=AB

即Tri-StateLogic门，简15综上所述，可见：(二)三态输出门1.

电路、逻辑符号和工作原理只有当使能信号EN=0时才允许三态门工作，故称EN低电平有效。EN称使能信号或控制信号，A、B称数据信号。当EN=0时，Y=AB，三态门处于工作态；当EN=1时，三态门输出呈现高阻态，又称禁止态。综上所述，可见：(二)三态输出门1.电路、逻辑符号和工16EN即Enable功能表Z0AB1YEN使能端的两种控制方式使能端低电平有效使能端高电平有效功能表Z1AB0YENENEN即Enable功能表Z0AB1YEN使能端的两种控制172.

应用

任何时刻EN1、EN2、

EN3中只能有一个为有效电平，使相应三态门工作，而其他三态输出门处于高阻状态，从而实现了总线的复用。总线(1)构成单向总线2.应用任何时刻EN1、EN2、

EN3中只能18DIDO/DIDO00高阻态工作DIEN=0时，总线上的数据DI经反相后在G2输出端输出。(2)构成双向总线DIDO/DIDO11工作DO高阻态EN=1时，数据DO经G1反相后传送到总线上。DIDO/DIDO11工作DO高阻态EN=1时，数据DO经G1反相后传送到总线上。DIDO/DIDODIDO/DIDO00高阻态工作DIEN19TTL集成门的类型很多,那么如何识别它们?各类型之间有何异同?如何选用合适的门?5.2.2

TTL数字集成电路的各种系列和主要参数1.各系列

TTL数字集成电路的比较与选用用于民品用于军品具有完全相同的电路结构和电气性能参数，但CT54系列更适合在温度条件恶劣、供电电源变化大的环境中工作。按工作温度和电源允许变化范围不同分为CT74系列CT54系列TTL集成门的类型很多,那么如何识别它们?20向高速发展向低功耗发展按平均传输延迟时间和平均功耗不同分向减小功耗-延迟积发展

措施：增大电阻值

措施：(1)

采用SBD和抗饱和三极管；(2)

采用有源泄放电路；(3)

减小电路中的电阻值。其中，LSTTL系列综合性能优越、品种多、价格便宜；ALSTTL系列性能优于LSTTL，但品种少、价格较高，因此实用中多选用LSTTL。

CT74系列(即标准TTL)CT74L系列(即低功耗TTL简称LTTL)

CT74H系列(即高速TTL简称HTTL)CT74S系列(即肖特基TTL简称STTL)

CT74AS系列(即先进肖特基TTL简称ASTTL)

CT74LS系列(即低功耗肖特基TTL简称LSTTL)CT74ALS系列(即先进低功耗肖特基TTL简称LSTTL)

向高速向低功按平均传输延迟时间和平均功耗不同分向减小措施21集成门的选用要点(1)实际使用中的最高工作频率fm应不大于逻辑门最高工作频率fmax的一半。实物图片

(2)不同系列TTL中，器件型号后面几位数字相同时，通常逻辑功能、外型尺寸、外引线排列都相同。但工作速

度(平均传输延迟时间tpd)和平均功耗不同。实际使用时，高速门电路可以替换低速的；反之则不行。例如CT7400CT74L00CT74H00CT74S00CT74LS00CT74AS00CT74ALS00xx74xx00引脚图双列直插

14引脚四

2

输入与非门集成门的选用要点(1)实际使用中的最高工作频率fm应不大22电压传输特性测试电路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL与非门电压传输特性曲线2.TTL数字集成电路的主要参数1.TTL与非门的电压传输特性和噪声容限输出电压随输入电压变化的特性uI较小时工作于AB段，这时V2、V5截止，V3、V4导通，输出恒为高电平，UOH3.6V，称与非门工作在截止区或处于关门状态。uI较大时工作于BC段，这时V2、V5工作于放大区，uI的微小增大引起uO急剧下降，称与非门工作在转折区。uI很大时工作于CD段，这时V2、V5饱和，输出恒为低电平，UOL

0.3V，称与非门工作在饱和区或处于开门状态。

电压传输特性测试电路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL与非门电压传输特性曲线饱和区：与非门处于开门状态。截止区：与非门处于关门状态。转折区电压传输特性测试电路0uO/VuI/V0.31.02.03.23下面介绍与电压传输特性有关的主要参数：有关参数0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL电压传输特性曲线标准高电平USH

当uO≥

USH时，则认为输出高电平，通常取USH=3V。标准低电平USL当uO≤

USL时，则认为输出低电平，通常取USL=0.3V。关门电平UOFF保证输出不小于标准高电平USH时,允许的输入低电平的最大值。开门电平UON保证输出不高于标准低电平USL时,允许的输入高电平的最小值。阈值电压UTH转折区中点对应的输入电压，又称门槛电平。USH=3VUSL=0.3VUOFFUONUTH近似分析时认为：uI>UTH，则与非门开通，输出低电平UOL；uI<UTH，则与非门关闭，输出高电平UOH。下面介绍与电压传输特性有关的主要参数：有关参数0uO/Vu24噪声容限越大，抗干扰能力越强。指输入低电平时，允许的最大正向噪声电压。UNL=UOFF–UIL

指输入高电平时，允许的最大负向噪声电压。UNH=UIH–UON

输入信号上叠加的噪声电压只要不超过允许值，就不会影响电路的正常逻辑功能，这个允许值称为噪声容限。

输入高电平噪声容限UNH输入低电平噪声容限UNL噪声容限越大，抗干扰能力越强。指输入低电平时，允许25输入负载特性测试电路

输入负载特性曲线0uI/VR1/kUOFF1.1FNROFFRON2.

输入负载特性

ROFF称关门电阻。RI<ROFF时，相应输入端相当于输入低电平。对STTL系列，ROFF700。

RON称开门电阻。RI>RON时，相应输入端相当于输入高电平。对STTL系列，RON2.1k。RONROFFUOFF输入负载特性测试电路输入负载特性曲线0uI/VR1/k26[例]

下图中，已知ROFF800，RON3k，试对应输入波形定性画出TTL与非门的输出波形。(a)(b)tA0.3V3.6VO不同TTL系列，RON、

ROFF不同。相应输入端相当于输入低电平，也即相当于输入逻辑0。逻辑0因此Ya输出恒为高电平UOH。相应输入端相当于输入高电平，也即相当于输入逻辑1。逻辑1因此，可画出波形如图所示。YbtOYatUOHO解：图(a)中，RI=300

<ROFF800图(b)中，RI=5.1k>RON3k[例]下图中，已知ROFF800，RON273.负载能力负载电流流入与非门的输出端。负载电流从与非门的输出端流向外负载。负载电流流入驱动门IOL负载电流流出驱动门IOH输入均为高电平输入有低电平输出为低电平输出为高电平灌电流负载拉电流负载

不管是灌电流负载还是拉电流负载，负载电流都不能超过其最大允许电流，否则将导致电路不能正常工作，甚至烧坏门电路。实用中常用扇出系数NOL

表示电路负载能力。门电路输出低电平时允许带同类门电路的个数。

通常按照负载电流的流向将与非门负载分为

灌电流负载拉电流负载3.负载能力负载电流流入与非门的输出端。负载28推拉输出电路的作用

推拉输出电路的主要作用是提高带负载能力。当电路处于关态时，输出级工作于射极输出状态，呈现低阻抗输出；当电路处于开态时，V5处于饱和状态，输出电阻也很低。因此在稳态时，电路均具有较低的输出阻抗，大大提高了带负载能力。

推拉输出电路和多发射极晶体管大大提高了电路的开关速度。

一般TTL与非门的平均延迟时间可以缩短到几十纳秒。ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V2.8k900503.5k500250推拉输出电路的作用推拉输出电路的主要作用是提高带负载能力29

由于三极管存在开关时间，元、器件及连线存在一定的寄生电容，因此输入矩形脉冲时，输出脉冲将延迟一定时间。输入信号UOm0.5UOm0.5UImUIm输出信号4.

传输延迟时间输入电压波形下降沿0.5UIm处到输出电压上升沿0.5Uom处间隔的时间称截止延迟时间tPLH。

输入电压波形上升沿0.5UIm处到输出电压下降沿0.5Uom处间隔的时间称导通延迟时间tPHL。平均传输延迟时间tpd

tPHLtPLH

tpd越小，则门电路开关速度越高，工作频率越高。0.5UIm0.5UOm由于三极管存在开关时间，元、器件及连线存在一305.

功耗-延迟积

常用功耗P和平均传输延迟时间tpd的乘积(简称功耗

–延迟积)来综合评价门电路的性能，即M=Ptpd

性能优越的门电路应具有功耗低、工作速度高的特点，然而这两者矛盾。

M又称品质因素，值越小，说明综合性能越好。5.功耗-延迟积常用功耗P和平均传输延迟时间312.

TTL集成逻辑门的使用要点(1)电源电压用

+5V，74系列应满足5V5%。(2)输出端的连接

普通TTL门输出端不允许直接并联使用。

三态输出门的输出端可并联使用，但同一时刻只能有一个门工作，其他门输出处于高阻状态。集电极开路门输出端可并联使用，但公共输出端和电源VCC之间应接负载电阻RL。输出端不允许直接接电源VCC或直接接地。输出电流应小于产品手册上规定的最大值。2.TTL集成逻辑门的使用要点(1)电源电压用+5323.

多余输入端的处理与门和与非门的多余输入端接逻辑

1或者与有用输入端并接。接

VCC通过

1~10k电阻接

VCC与有用输入端并接

TTL电路输入端悬空时相当于输入高电平，做实验时与门和与非门等的多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。3.多余输入端的处理与门和与非门的多余输入端接逻辑133或门和或非门的多余输入端接逻辑

0或者与有用输入端并接或门和或非门的多余输入端接逻辑034[例]欲用下列电路实现非运算，试改错。

(ROFF700，RON2.1k)[例]欲用下列电路实现非运算，试改错。35解：OC门输出端需外接上拉电阻RC5.1kΩY=1Y=0RI>RON，相应输入端为高电平。510ΩRI<ROFF，相应输入端为低电平。解：OC门输出端需外接上拉电阻RC5.1kΩY=1Y36AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB增强型NMOS管(驱动管)增强型PMOS管(负载管)构成互补对称结构(一)电路基本结构要求VDD>UGS(th)N+｜UGS(th)P｜且UGS(th)N=｜UGS(th)P｜

UGS(th)N增强型NMOS管开启电压AuIYuOVDDSGDDGSBVPVNBNMOS管的衬底接电路最低电位，PMOS管的衬底接最高电位，从而保证衬底与漏源间的PN结始终反偏。.uGSN+-增强型PMOS管开启电压uGSP+-UGS(th)PuGSN>UGS(th)N时，增强型NMOS管导通uGSN<UGS(th)N时，增强型NMOS管截止OiDuGSUGS(th)N增强型NMOS管转移特性

时,增强型PMOS管导通时,增强型PMOS管截止OiDuGSUGS(th)P增强型PMOS管转移特性AuIYuOVDDSGDDGSBVPVNB(一)电路基本结构UIL=0V，UIH=VDD5.2.3CMOS集成逻辑门电路一、CMOS反相器AYVDDSGDDGSBVNAYVDDSGDDGSBVN增强37AuIYuOVDDSGDDGSVP衬底BVN衬底B(二)工作原理ROFFNRONPuO+VDDSDDS导通电阻RON<<截止电阻ROFFRONNROFFPuO+VDDSDDS可见该电路构成CMOS非门，又称CMOS反相器。无论输入高低，VN、VP中总有一管截止，使静态漏极电流iD0。因此CMOS反相器静态功耗极微小。◎输入为低电平，UIL=0V时，uGSN=0V<UGS(th)N，UIL=0V截止uGSN+-VN截止，VP导通，导通uGSP+-uO

VDD为高电平。AuIYuOVDDSGDDGSVP衬底BVN衬底B截止uGSP+-导通uGSN+-◎输入为高电平UIH=VDD时，uGSN=VDD>UGS(th)N,VN导通，VP截止，◎输入为低电平UIL=0V时，uGSN=0V<UGS(th)N，VN截止，VP导通，uOVDD,为高电平。UIH=

VDDuO

0V，为低电平。AYVDDSGDDGSVPVN(二)工作原理ROFFNRO38二、CMOS与非门和或非门1.CMOS与非门

ABVDDVPBVPAVNAVNBY

每个输入端对应一对NMOS管和PMOS管。NMOS管为驱动管，PMOS管为负载管。输入端与它们的栅极相连。与非门结构特点：驱动管相串联，负载管相并联。二、CMOS与非门和或非门1.CMOS与非门AB39ABVDDVPBVPAVNAVNBYCMOS与非门工作原理11导通导通截止截止0

驱动管均导通，

负载管均截止，

输出为低电平。

◆

当输入均为高电平时：

低电平输入端相对应的驱动管截止，负载管导通，输出为高电平。

◆

当输入中有低电平时：ABVDDVPBVPAVNAVNBY0截止导通1因此Y=ABABVDDVPBVPAVNAVNBYCMOS402.CMOS或非门

ABVDDVPBVPAVNAVNBY或非门结构特点：驱动管相并联，负载管相串联。Y=A+B2.CMOS或非门ABVDDVPBVPAVNAVNBY41YABuOuIVDD1漏极开路的CMOS与非门电路三、漏极开路的

CMOS门简称OD门与

OC门相似，常用作驱动器、电平转换器和实现线与等。Y

=

AB构成与门构成输出端开路的非门需外接上拉电阻RDYABuOuIVDD1漏极开路的CMOS与非门电路三、漏极开42C、C为互补控制信号

由一对参数对称一致的增强型NMOS管和PMOS管并联构成。PMOSCuI/uOVDDCMOS传输门电路结构uO/uIVPCNMOSVN四、CMOS传输门

工作原理MOS管的漏极和源极结构对称，可互换使用，因此CMOS传输门的输出端和输入端也可互换。uOuIuIuO

当C=0V，uI=0~VDD时，VN、VP

均截止，输出与输入之间呈现高电阻，相当于开关断开。uI不能传输到输出端，称传输门关闭。CC

当C=VDD，uI=0~VDD时，VN、VP中至少有一管导通，输出与输入之间呈现低电阻，相当于开关闭合。uO=uI，称传输门开通。C=1，C=0时，传输门开通，uO=uI；

C=0，C=1时，传输门关闭，信号不能传输。C、C为互补控制信号由一对参数对称一致的43PMOSCuI/uOVDDCMOS传输门电路结构uO/uIVPCNMOSVN

传输门是一个理想的双向开关，可传输模拟信号，也可传输数字信号。TGuI/uOuO/uICC传输门逻辑符号TG即

TransmissionGate的缩写四、CMOS传输门

PMOSCuI/uOVDDCMOS传输门电路结构uO/uIV44

在反相器基础上串接了PMOS管VP2和NMOS管VN2，它们的栅极分别受EN和EN控制。五、CMOS三态输出门AENVDDYVP2VP1VN1VN2低电平使能的CMOS三态输出门工作原理001导通导通Y=A110截止截止ZEN=1时，VP2、VN2均截止，输出端Y呈现高阻态。

因此构成使能端低电平有效的三态门。EN=0时，VP2和VN2导通，呈现低电阻，不影响CMOS反相器工作。

Y=AEN在反相器基础上串接了PMOS管VP245六、CMOS数字集成电路应用要点

(一)CMOS数字集成电路系列CMOS4000

系列

功耗极低、抗干扰能力强；电源电压范围宽VDD=3~15V；工作频率低，fmax=5MHz；驱动能力差。高速CMOS系列

(又称HCMOS系列)

功耗极低、抗干扰能力强；电源电压范围VDD=2~6V；工作频率高，fmax=50MHz；驱动能力强。

提高速度措施：减小MOS管的极间电容。

由于CMOS电路UTH

VDD/

2，噪声容限UNL

UNH

VDD/

2，因此抗干扰能力很强。电源电压越高，抗干扰能力越强。六、CMOS数字集成电路应用要点(一)CMOS数字集成46民品军品VDD=2~6V

T表示与

TTL兼容VDD=4.5~5.5VCC54HC/74HC系列CC54HC/74HC系列TT按电源电压不同分为按工作温度不同分为CC74系列CC54系列高速

CMOS

系列民品军品VDD=2~6VT表示与TTL471.注意不同系列

CMOS电路允许的电源电压范围不同，一般多用+5V。电源电压越高，抗干扰能力也越强。

2.

闲置输入端的处理不允许悬空。

可与使用输入端并联使用。但这样会增大输入电容，使速度下降，因此工作频率高时不宜这样用。与门和与非门的闲置输入端可接正电源或高电平；或门和或非门的闲置输入端可接地或低电平。(二)CMOS集成逻辑门使用的注意要点

1.注意不同系列CMOS电路允许的电源电压范围不同48主要要求：

可编程逻辑器件的技术简介了解可编程逻辑器件的分类5.3可编程逻辑器件了解低密度可编程逻辑器件的编程原理主要要求：可编程逻辑器件的技术简介了解可编程逻辑器件的分类495.3.1可编程逻辑器件设计技术简介

是由编程来确定其逻辑功能的器件。ProgrammableLogicalDevice，简称PLD

●

逻辑电路的设计和测试均可在计算机上实现，设计成功的电路可方便地下载到

PLD，因而研制周期短、成本低、效率高，使产品能在极短时间内推出。

特点

●

用

PLD实现的电路容易被修改。这种修改通过对

PLD重新编程实现，可以不影响其外围电路。因此，其产品的维护、更新都很方便。

PLD使硬件也能象软件一样实现升级，因而被认为是硬件革命。●

较复杂的数字系统能用1片或数片

PLD实现，因而，应用

PLD生产的产品轻小可靠。此外，PLD还具有硬件加密功能。

●应用

PLD设计电路时，需选择合适的软件工具。5.3.1可编程逻辑器件设计技术简介是由编程来确定其逻辑50通常简称HDPLD低密度PLD高密度PLD(即HighDensityPLD，简称HDPLD)阵列型HDPLD

现场可编程门阵列HDPLD

集成度>1000门的PLD称为HDPLD

(一)

按集成密度分类FieldProgrammableGate

Array，简称FPGA。PROM、PLA、PAL和GAL均属低密度PLD。5.3.2可编程逻辑器件的类型通常简称HDPLD低密度PLD高密度PLD(即Hig51在系统可编程逻辑器件普通PLD普通PLD需要使用编程器进行编程，

而ISP器件不需要编程器。

(二)

按编程方式分类即In-SystemProgrammablePLD

(简称ispPLD)在系统可编程逻辑器件普通PLD普通PLD需要使用编52

(三)

按可编程部位分类按器件内可编程的部位不同分为：

1、PROM(即可编程ROM)

2、PLA(即ProgrammableLogicArray，可编程逻辑阵列)3、PAL(即ProgrammableArrayLogic，可编程阵列逻辑)4、GAL(即GeneticArrayLogic，通用阵列逻辑)(三)按可编程部位分类按器件内可编程的部位不同分为：53PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够的驱动能力。

输入缓冲电路

(a)一般画法(b)PLD中的习惯画法(a)(b)AAAAAA5.3.3可编程逻辑器件的基本结构和编程原理PLD的基本结构图输入电路与阵列输出电路或阵列输54由多个多输入与门组成，用以产生输入变量的各乘积项。例如

CABCCABBAW7=ABCABCW0=与阵列PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出5.3.3可编程逻辑器件的基本结构和编程原理由多个多输入与门组成，用以产生输入变量的各乘积项。CAB55PLD器件中连接的习惯画法固定连接可编程连接断开连接PLD中与门和或门的习惯画法(a)(b)YCABCBAACBYYYCBA≥1PLD器件中连接的习惯画法固定连接可编程连接断开连接PLD56由多个多输入与门组成，用以产生输入变量的各乘积项。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出CABCCABBAW7=ABCABCW0=●●●●●●与阵列的

PLD

习惯画法5.3.3可编程逻辑器件的基本结构和编程原理由多个多输入与门组成，用以产生输入变量的各乘积项。PLD57由图可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●与阵列或阵列PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出由多个多输入或门组成，用以产生或项，即将输入的某些乘积项相加。5.3.3可编程逻辑器件的基本结构和编程原理由图可得ABC●●●Y3Y2Y1●●●●●●●●●●●●●与58

由PLD结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出

PLD的输出回路因器件的不同而有所不同，但总体可分为固定输出和可组态输出两大类。5.3.3可编程逻辑器件的基本结构和编程原理由PLD结构可知，从输出端可得到输入变量595.3.4可编程ROM

内部的或阵列可编程，与阵列和输出电路固定，其编程数据只能写一次。5.3.5PLA(可编程逻辑阵列)

内部的与阵列和或阵列均可编程，输出电路固定，其编程数据只能写一次。5.3.6PAL(可编程阵列逻辑)

内部的与阵列可编程，而或阵列和输出电路固定，其编程数据只能写一次。5.3.4可编程ROM内部的或阵列可编程，与阵605.3.7GAL(通用阵列逻辑普通型)简介

内部的与阵列可编程，输出电路可组态输出，采用了电擦除可重复编程，但或阵列固定不能编程。由于GAL工作速度高、价格低、具有强大的编程工具和软件支撑，在电路结构上用可编程的输出逻辑宏单元取代了固定输出电路，因而功能相对于PROM、PLA和PAL等可编程器件更强。称为通用可编程逻辑器件。目前低密度的可编程逻辑器件多用GAL。

GAL器件分两大类：一类为普通型GAL，其与或阵列结构与PAL相似，如GAL16V8（V表示输出方式可变）、GAL20V8、ispGAL16Z8都属于这一类；另一类为新型GAL，其与或阵列均可编程，与PLA结构相似，主要有GAL39V8。一、GAL可编程逻辑器件

5.3.7GAL(通用阵列逻辑普通型)简介内61采用CMOSE2PROM工艺，可电擦除、可重复编程。

二

GAL16V8简介1.GAL16V8引脚图VCCGAL16V8I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910111220191817161514138个输入端8个I/O端1个时钟输入端1个输出使能控制输入端采用CMOSE2PROM工艺，可电擦除、可重复编程62GAL16V8可编程与阵列(6432)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE112.GAL16V8逻辑图输出逻辑宏单元(即

OutputLogicMacro-

Cell，简称OLMC)与阵列

输入电路GAL16V8可编程与阵列1CLK2I3I4I63可编程与阵列(6432)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE112.GAL16V8逻辑图OLMC

中含有或门、D触发器和多路选择器等，通过对OLMC

编程可得到组合电路输出、时序电路输出、双向I/O端等多种工作组态。可编程与阵列1CLK2I3I4I5I664可编程与阵列(6432)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE112.GAL16V8逻辑图与阵列的作用是产生输入信号的乘积项。其输入信号为8个输入端提供的原、反变量和8个反馈输入端提供的原、反变量。产生这些变量的哪些乘积项，则由对与阵列的编程决定。

时钟输入端，提供时序电路所需要的时钟信号。输出使能控制输入端。它作为全局控制信号控制各I/O端的工作方式。可编程与阵列1CLK2I3I4I5I665了解现场可编程门阵列器件（FPGA）的结构了解复杂可编程逻辑器件（CPLD）的结构5.4CPLD/FPGA的基本结构了解FPGA和CPLD的比较了解CPLD在系统逻辑电路

FPGA现场可编程逻辑电路了解FPGA现场可编程逻辑电路

FPGA现场可编程逻辑电路可编程逻辑器件的参数指标了解现场可编程门阵列器件（FPGA）的结构了解复杂可编程逻辑66

阵列扩展型HDPLD包括EPLD和CPLD，CPLD在PAL、GAL结构的基础上扩展或改进而成的。基本结构与PAL和GAL类似，均由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成度大得多。

EPLD采用EPROM工艺。与GAL相比，大量增加了OLMC的数目，增加了对OLMC中寄存器的异步复位和异步置位功能，其OLMC使用更灵活。缺点内部互连性较差。

CPLD采用E2PROM工艺。与EPLD相比，增加了内部连线，对逻辑宏单元和I/O单元均作了重大改进。内部资原互连性比EPLD有较大的改进。5.4.1阵列扩展型CPLD的基本结构阵列扩展型HDPLD包括EPLD和CPLD，CPLD在67CPLD的基本结构逻辑阵列块(LAB)CPLD的基本结构逻辑阵列块(LAB)685.4.2现场可编程门阵列FPGA的基本结构FPGA由可配置逻辑块CLB、输入/输出模块IOB和互连资源IR三部分组成。①可配置逻辑块CLB是实现用户功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片。②可编程输入/输出模块(IOB)主要完成芯片上逻辑与外部封装脚的接口，它通常排列在芯片的四周。③可编程互连资源(IR)包括各种长度的连线线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。5.4.2现场可编程门阵列FPGA的基本结构FPG69FPGA基本结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵可编程输入/输出模块IOB互连资源ICR可配置逻辑模块CLBFPGA器件基本结构FPGA基本结构CLBCLBCLBCLBCLBCLBCLBC705.4.3CPLD/FPGA的比较

阵列型CPLD的可编程区域是采用E2PROM工艺E2PROM工艺，所以，掉电后数据可永久保存。

FPGA的编程区域在掉电以后，数据就丢失，所以，FPGA的配置数据都存储在片外的EPROM、E2PROM或计算机软、硬盘中。工作时可以控制加载过程，在现场修改器件的逻辑功能。即现场编程

CPLD

实现逻辑控制的能力强。

FPGA实现数据处理能力强；5.4.3CPLD/FPGA的比较阵列型715.4.4CPLD在系统逻辑电路

由于CPLD可编程逻辑器件分为普通CPLD和带有下载编程接口的CPLD，即ISP-CPLD。

普通CPLD的编程下载需用相应的编程器，ISP－CPLD不需要编程器，直接通过自带的编程下载口就可以将数据写入器件中，而且升级修改方便。

ISP-CPLD器件由于密度和性能持续提高，价格持续降低，开发工具不断完善，因此正得到越来越广泛的应用。5.4.4CPLD在系统逻辑电路由于CPLD可725.4.5FPGA现场可编程逻辑电路FPGA现场可编程逻辑电路是由许多独立的可编程逻辑模块组成，可通过编程将这些模块连接成所需要的数字系统。

FPGA具有集成度高，编程速度快，设计灵活及可再配置等特点。

FPGA广泛地应用在网络路由器、电信交换机等大型数字设备上。5.4.5FPGA现场可编程逻辑电路FPG735.4.6

可编程逻辑器件的主要参数指标1、器件的逻辑资源量

考虑的是所选的器件的逻辑资源量是否满足本系统的要求。2、芯片速度

具体设计中应对芯片速度的选择有一综合考虑，并不是速度越高越好。芯片速度的选择应与所设计的系统的最高工作速度相一致。3、器件功耗

CPLD的工作电压多为5V，而FPGA的工作电压的流行趋势是越来越低，3.3V和2.5V的低工作电压的FPGA的使用已十分普遍。因此，就低功耗、高集成度方面，FPGA具有绝对的优势。5.4.6可编程逻辑器件的主要参数指标1、器件的逻辑资源745.5VHDL基本门电路

基本门电路用VHDL语言来描述十分方便。使用VHDL中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑。【例】LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYGATEIS PORT(A，B：INSTD_LOGIC；

YAND,YOR,YNAND,YNOR,YNOT,YXOR： OUTSTD_LOGIC)；ENDENTITYGATE；5.5VHDL基本门电路基本门电路用VHD75ARCHITECTUREARTOFGATEISBEGINYAND<=AANDB； --与门输出

YOR<=AORB； --或门输出

YNAND<=ANANDB； --与非门输出

YNOR<=ANORB； --或非门输出

YNOT<=NOTB； --反相器输出

YXOR<=AXORB； --异或门输出ENDARCHITECTUREART；ARCHITECTUREARTOFGATEIS76门电路是组成数字电路的基本单元之一，最基本的逻辑门电路有与门、或门和非门。实用中通常采用集成门电路，常用的有与非门、或非门、与或非门、异或门、输出开路门、三态门和CMOS传输门等。门电路的学习重点是常用集成门的逻辑功能、外特性和应用方法。

本章小结门电路是组成数字电路的基本单元之一，最基本章小结77TTL数字集成电路主要有CT74标准系列、CT74L低功耗系列、CT74H高速系列、CT74S肖特基系列、CT74LS低功耗肖特基系列、CT74AS先进肖特基系列和CT74ALS先进低功耗肖特基系列。其中，CT74L系列功耗最小，CT74AS系列工作频率最高。

通常用功耗-

延迟积来综合评价门电路性能。CT74LS系列功耗-延迟积很小、性能优越、品种多、价格便宜，实用中多选用之。ALSTTL系列性能更优于LSTTL，但品种少、价格较高。TTL数字集成电路主要有CT74标准系列、通常用78CMOS数字集成电路主要有CMOS4000系列和HCMOS系列。CMOS4000系列工作速度低，负载能力差，但功耗极低、抗干扰能力强，电源电压范围宽，因此，在工作频率不高的情况下应用很多。CC74HC和CC74HCT两个系列的工作频率和负载能力都已达到TTL集成电路CT74LS的水平，但功耗、抗干扰能力和对电源电压变化的适应性等比CT74LS更优越。因此，CMOS电路在数字集成电路中，特别是大规模集成电路应用更广泛，已成为数字集成电路的发展方向。CMOS数字集成电路主要有CMOS4000系列和HCM79应用集成门电路时，应注意：TTL电路只能用＋5V(74系列允许误差±5%)；CMOS4000系列可用3~15V；HCMOS系列可用2~6V；CTMOS系列用4.5~5.5V。一般情况下，CMOS门多用5V，以便与TTL电路兼容。

(1)电源电压的正确使用

(2)输出端的连接

开路门的输出端可并联使用实现线与，还可用来驱动需要一定功率的负载。三态输出门的输出端也可并联，用来实现总线结构，但三态输出门必须分时使能。使用三态门时，需注意使能端的有效电平。

普通门(具有推拉式输出结构)的输出端不允许直接并联实现线与。应用集成门电路时，应注意：TTL电路只能用＋5V(74系80电路类型电源电压/V传输延迟时间/ns静态功耗/mW功耗－延迟积/mW-ns直流噪声容限输出逻辑摆幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各类数字集成电路主要性能参数比较表电路类型电源电压/V传输延迟时间/ns静态功耗/mW功耗－延81(3)

闲置输入端的处理

(4)信号的正确使用TTL电路输入端悬空时相当于输入高电平，CMOS电路多余输入端不允许悬空。

CMOS电路多余输入端与有用输入端的并接仅适用于工作频率很低的场合。数字电路中的信号有高电平和低电平两种取值，高电平和低电平为某规定范围的电位值，而非一固定值。门电路种类不同，高电平和低电平的允许范围也不同。或门和或非门与门和与非门多余输入端接地或与有用输入端并接多余输入端接正电源或与有用输入端并接(3)闲置输入端的处理(4)信号的正确使用TTL电82UIL≤UOFFUIH≥UONUIL≤USLUIH≥USH通常以保证有较大的噪声容限噪声容限越大，则电路抗干扰能力越强。UIL

UOL

0VUIH

UOH

VDDUNL

UNH

VDD/

2，噪声容限很大，因此电路抗干扰能力很强。

CMOS传输门既可传输数字信号，也可传输模拟信号。

当输入端外接电阻RI时RI＜

ROFF相当于输入逻辑0RI

＞

RON

相当于输入逻辑1TTL电路CMOS电路CMOS门电路由于输入电流为零，因此不存在开门电阻和关门电阻。UIL≤UOFFUIL≤USL通常以保证有较大的噪声容限噪声83PLD由与阵列、或阵列和输入输出电路组成。输入电路主要产生输入变量的原变量和反变量，并提供一定的输入驱动能力，与阵列用于产生逻辑函数的乘积项，或阵列用于获得积之和，因此，从原理上讲，可编程逻辑器件可以实现任何组合逻辑函数。输出电路可提供多种不同的输出结构，其中可包含触发器，从而使PLD也能实现时序逻辑功能。PLD由与阵列、或阵列和输入输出电路组成。输入电路主要产生84PLD根据可编程部位不同，分为半场可编程和全场可编程器件。PROM、PAL和GAL只有一种阵列可编程，称为半场可编程逻辑器件，PLA的与阵列和或阵列均可编程，称为全场可编程逻辑器件。全场可编程器件由于技术复杂，价格昂贵，加上编程软件不够成熟，因此使用很少。而半场可编程器件简单、经济、编程软件丰富且成熟，因而应用广泛，其中最为常用的是GAL。GAL具有可重复编程和输出可组态的优点。PLD根据可编程部位不同，分为半场可编程和全场可编程器件。85PLD采用PROM工艺的称为一次可编程器件(又简称OTP芯片，OTP是OnlyTimeProgrammable的缩写)，如PAL等器件。采用E2PROM工艺的为可重复编程的可编程器件，如GAL、ISP-PLD系列器件等。PLD采用PROM工艺的称为一次可编程器件(又简称OT86ISP-PLD不需要编程器，可直接对用户板上的器件进行编程，可在不改动硬件电路的情况下，实现对产品的改进和升级。它由于具有集成密度高、工作速度快、编程方法先进、设计周期短等一系列优点，发展非常迅速，前景十分看好。ISP-PLD不需要编程器，可直接对用户板87第5章门电路与可编程逻辑器件

第5章门电路与可编程逻辑器件88概述逻辑门电路可编程逻辑器件CPLD/FPGA的基本结构VHDL描述逻辑门电路本章小结概述逻辑门电路可编程逻辑器件CPLD/FPGA的基本结构V89TTL即Transistor-TransistorLogicCMOS即ComplementaryMetal-Oxide-Semiconductor

一、门电路的作用和常用类型按功能特点不同分普通门(推拉式输出)

CMOS传输门

输出开路门三态门门电路

(GateCircuit)

指用以实现基本逻辑关系和常用复合逻辑关系的电子电路。是构成数字电路的基本单元之一按逻辑功能不同分

与门

或门

非门

异或门

与非门

或非门

与或非门

按电路结构不同分

TTL

集成门电路

CMOS

集成门电路输入端和输出端都用三极管的逻辑门电路。

用互补对称MOS管构成的逻辑门电路。TTL即Transistor-TransistorL90二、高电平和低电平的含义

高电平和低电平为某规定范围的电位值，而非一固定值。

高电平信号是多大的信号？低电平信号又是多大的信号？10高电平低电平01高电平低电平正逻辑体制负逻辑体制由门电路种类等决定二、高电平和低电平的含义高电平和低电平为某规定范围的电位值91

自20世纪60年代以来，数字集成电路已经历了从SSI、MSI、LSI到VLSI的发展过程。数字集成电路按照芯片设计方法的不同大致可以分为三类：①通用型中、小规模集成电路；②用软件组态的大规模、超大规模集成电路，如微处理器、单片机等；③专用集成电路ASIC。为用户需要而设计的LSI或VLSI电路。可以通过VHDL硬