数字设计原理与实践：第七章 SEQUENTIAL LOGIC DESIGN PRINCIPLE-part 1

1Chapter7SequentialLogicDesignPrinciples

(时序逻辑设计原理)

LatchesandFlip-Flops(锁存器和触发器)

ClockedSynchronousState-MachineAnalysis

(同步时序分析)

ClockedSynchronousState-MachineDesign

(同步时序设计)

2BasicConcepts(基本概念)LogicCircuitsareClassifiedintoTwoTypes(逻辑电路分为两大类)：CombinationalLogicCircuit（组合逻辑电路）SequentialLogicCircuit（时序逻辑电路）

3BasicConcepts

(基本概念)CombinationalLogicCircuit（组合逻辑电路）OutputsDependOnlyonitsCurrentInputs.(任何时刻的输出仅取决与当时的输入。)CharacterofCircuit:NoFeedbackCircuit,NoMemoryDevice(电路特点：无反馈回路、无记忆元件。)

4BasicConcepts(基本概念)SequentialLogicCircuit（时序逻辑电路）OutputsDependNotOnlyonitsCurrentInputs,ButalsoonthePastSequenceofInputs.(任一时刻的输出不仅取决与当时的输入，还取决于过去的输入序列。)CharacterofCircuit:HaveFeedbackCircuit,HaveMemoryDevice(电路特点：有反馈回路、有记忆元件。)

5BasicConcepts

(基本概念)SequentialLogicCircuit（时序逻辑电路）Finite-StateMachine:HaveFiniteStates.(有限状态机：有有限个状态。）AClockSignalisActiveHighifstatechangesoccurattheclock’RisingEdgeofwhentheclockisHigh,andActiveLowinthecomplementarycase.(时钟信号高电平有效是指在时钟信号的上升沿或时钟的高电平期间发生变化。）

6BasicConcepts(基本概念)SequentialLogicCircuit（时序逻辑电路）ClockPeriod:TheTimebetweenSuccessivetransitionsinthesamedirection.(时钟周期：两次连续同向转换之间的时间。）ClockFrequency:TheReciprocalofthe

ClockPeriod(时钟频率：时钟周期的倒数。）

Figure7-1

7ClockTick:TheFirstEdgeofPulseinaclockperiodorsometimestheperioditself.(时钟触发沿：时钟周期内的第一个脉冲边沿，或时钟本身。）DutyCycle:ThePercentageoftimethattheclocksignalisatitsassertedlevel.(占空比：时钟信号有效时间与时钟周期的百分比。）Figure7-1BasicConcepts(基本概念)SequentialLogicCircuit（时序逻辑电路）

8思考：能否只用一片1位全加器进行串行加法？？C1S0X0Y0C0XYCICOSXYCICOSXYCICOSC0S0S1SnX0Y0X1Y1XnYn串行加法器C1C2XYCICOSC2S1X1Y1C1反馈利用反馈和时钟控制C3S2X2Y2C2组合电路与时序电路的关系

9暂存XYCICOSCi+1SiXiYiCi时钟控制需要具有记忆功能的逻辑单元，能够暂存运算结果。利用反馈和时钟控制XYCICOSXYCICOSXYCICOSC0S0S1SnX0Y0X1Y1XnYn串行加法器C1C2组合电路与时序电路的关系

107.1BistableElements(双稳态元件)QQ_L1100QQ_LIthasTwoStableState:

Q=1(HIGH

)andQ=0(LOW

)

(电路有两种稳定状态：Q=1(1态

)和Q=0(0态

))

——BistableCircuit（双稳电路）0011WhenPowerisfirstAppliedtothecircuit,itRandomlyComesupinOneStateortheOtherandStaysthereForever.

(只要一接电源，电路就随机出现两种状态中的一种，并永久地保持这一状态。)

11Vin1Vout1Vin2Vout2Vout2Vin2=Vin2=Vout2稳态stable亚稳态metastableQQNVin1Vout1Vin2Vout2Metastablestate（亚稳态）

12MetastableBehavior

(亚稳态特性)RandomNoisewilltendtoDriveacircuitthatisOperatingattheMetastablePointtowardoneoftheStableoperatingpoint.(随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去)QQ_L

13所有的时序电路对亚稳态都是敏感的MetastableBehavior

(亚稳态特性)稳态稳态亚稳态ApplyadefinitePulseWidthfromaStablestatetotheOther.(从一个“稳态”转换到另一个“稳态”需加一定宽度的脉冲（足够的驱动）)

147.2LatchesandFlip-Flops

(锁存器与触发器)——TheBasicBuildingBlocksofmostSequentialCircuits.(大多数时序电路的基本构件)Latches（锁存器）根据输入，直接改变其输出（无使能端）。有使能端时，在使能信号的有效电平之内都可根据输入直接改变其输出状态。Flip-Flops（F/F,触发器）只在时钟信号的有效边沿改变其输出状态。

15S-RLatch(S-R锁存器)S-RLatchwithEnable

(具有使能端的S-R锁存器)DLatch(D锁存器)Edge-TriggeredDFlip-Flops

(边沿触发式D触发器)Edge-TriggeredDFlip-FlopswithEnable

(具有使能端的边沿触发式D触发器)7.2LatchesandFlip-Flops

(锁存器与触发器)

16ScanFlip-Flops

(扫描触发器)Master/SlaveFlip-Flops(S-R、J-K）

(主从式触发器)Edge-TriggeredJ-LFlip-Flops

(边沿触发式J-K触发器)TFlip-Flop(T触发器)7.2LatchesandFlip-Flops

(锁存器与触发器)

17S-RLatches(S-R锁存器)QQNRS（1）S=R=0电路维持原态工作原理：00QQL或非门非门Qn+1=Qn

QNn+1=QNn新态原态

18QQNRS10（2）S=0,R=1a.原态：Qn=0，QNn=101次态：Qn+1=0，QNn+1=1b.原态：Qn=1，QNn=0次态：Qn+1=0，QNn+1=1锁存器清0：Qn+1=0QNn+1=1即使S,R无效（=0）锁存器仍能锁定0态Reset(复位)10(a)QQNRS1001(b)00101S-RLatches(S-R锁存器)

19QQNRS01（3）S=1,R=0a.原态：Qn=1，QNn=010次态：Qn+1=1，QNn+1=0b.原态：Qn=0，QNn=1次态：Qn+1=1，QNn+1=0锁存器置1：Qn+1=1QNn+1=0即使S,R无效（=0）锁存器仍能锁定1态Set(置位)01(a)QQNRS0110(b)00110S-RLatches(S-R锁存器)

20S-RLatches(S-R锁存器)11（4）R=1，S=1时输出不互补！QQNRS当S,R无效(=0)时QQN00亚稳态，对噪声敏感状态不确定。输出的状态难以确定！所以R、S都为1的输入应该不允许，或尽量避免!“禁止”

21SQR

QNLogicSymbol(逻辑符号)SQRQLogicSymbol(逻辑符号)QQLRSResetSet(清0)(置1)000001010011100101110111S

R0100110*0*QnQn+1状态转移真值表00011011S

R维持原态0110

0*0*QQLFunctionTable(功能表)S-RLatches(S-R锁存器)

22状态图0001110100011110QnSRQn+1Qn+1=S+R’·QnS·R=0特征方程约束条件01S=1,R=0S=0,R=1S=XR=0S=0R=X000001010011100101110111S

R0100110*0*QnQn+1状态转移真值表

23时序波形图SRQQN保持不定避免清0保持置1避免置1置1

24tPW(min)00011011S

R维持原态0110

0*0*QQNSRQtPLH(SQ)tPHL(RQ)SRQQN传播延迟最小脉冲宽度

25S-R锁存器的动作特点输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位－复位触发器）输入端需遵守约束条件抗干扰能力最低当S=R=1，然后同时取消时S和R端输入信号脉冲宽度过小S和R端输入信号同时取反锁存器进入亚稳态

26

S-Rlatch（锁存器）S_L=R_L=111100100S_L

R_L维持原态0110

1*1*QQNS-R锁存器功能表电路维持原态S_L=1,R_L=0Q=0,QL=1S_L=0,R_L=1Q=1,QL=0S_L=R_L=0Q=QL=1，不定状态QQNS_LR_LSR清0置1不定SQRQ逻辑符号

271.电路结构增加了两个与非门S-RLatchwithEnable(带使能RS锁存器)2.工作原理CP=0时原为1态时，保持原为0态时，保持保持状态！XX1001XX

28CP=1时等效于与非门构成的基本RS触发器1RS&Q&QNSRG1G20XX100101110111CS

R维持原态维持原态0110

1*1*Q

QL

功能表

29时钟RS锁存器特性描述3.电路符号4.特性方程

30特点：1、输入信号在CP=1期间,都能直接改变触发器的状态.2、抗干扰能力较低3、输入端需遵守约束条件时序波形图时钟保持清0时钟保持时钟保持时钟保持置13种情况避免不定(时钟)不定(输入)置1时钟保持

31时钟S-R锁存器时序图QSRC动作特点：输入信号在时钟（使能端）有效