抢答器电路的设计方案

任务3.1认识RS触发器任务3.2认识D触发器任务3.3认识JK触发器任务3.4触发器的相互转换抢答器电路的设计项目3小结任务3.1认识RS触发器任务3.2认识D触任务3.1

认识

RS

触发器

学习目标：认识由与非门构成的基本RS触发器的电路结构，掌握基本RS触发器的逻辑功能。了解同步RS触发器的逻辑功能、工作特点及其特性方程。任务3.1认识RS触发器学习目标：认识由与非门构成

Flip-Flop，简写为FF，又称双稳态触发器。一个触发器可存储1位二进制数码一、触发器概述1.基本特点(1)具有两个在逻辑上互反的输出端Q和Q，且这两个输出端具有两个稳定状态(简称稳态)

。当Q=0、Q=1时，称为

0

状态；Q=1，Q=0时，称为1

状态。(2)在输入信号作用下，触发器的两个稳定状态可相互转换

(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。Flip-Flop，简写为FF，又称双稳态触发器。一2.触发器的作用触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。触发器和门电路是构成数字电路的基本单元。2.触发器的作用触发器有记忆功能，由它构成的电路在某时根据逻辑功能不同分为

RS

触发器

D

触发器

JK

触发器

T

触发器

T´触发器根据触发方式不同分为电平触发器边沿触发器根据电路结构不同分为4.触发器逻辑功能的描述方法

主要有特性表、特性方程、激励表(又称驱动表)、状态转换图和波形图(又称时序图)等。基本

RS

触发器同步触发器边沿触发器3.触发器的类型根据逻辑功能不同分为RS触发器D触发器JK二、由与非门组成的基本RS触发器

1.电路组成QQSDRDG1G2QQSDRDSRSDRDQQQ=1，Q=0

时，称为触发器的1

状态，记为Q=

1；Q=0，Q=1

时，称为触发器的0

状态，记为Q=0。RD置0端，也称复位端。

R即Reset。SD置1端，也称置位端。

S即Set。互补输出端，正常工作时，它们的输出

状态相反。低电平有效二、由与非门组成的基本RS触发器1.电路组成QQSDRQQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能

011110触发器被置0触发器置010QQSDRDG1G211011000SDRD功能说明QQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能QQ输出100111触发器被置1触发器置010触发器置101QQSDRDG1G211011000SDRD功能说明QQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能QQ输出11触发器置010触发器置101触发器保持原状态不变不变&&G1门输出G2门输出QQSDRDG1G211011000SDRD功能说明QQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能输出状态不定(禁用)不定QQ输出触发器置010触发器置101触发器保持原状态不变不变0011输出既非0

状态，也非1

状态。当RD和

SD同时由0变1

时，输出状态可能为

0，也可能为1，即输出状态不定。因此，这种情况禁用。QQSDRDG1G211011000SDRD功能说明触发器次态Qn+1与输入信号和电路原有状态（现态Qn）之间关系的真值表。3.特性表000010Qn+1=Qn+1=1，状态错误，因此不允许。011010100触发器置010101100触发器置1111111001触发器保持原状态不变说明QnQnSDRD与非门组成的基本RS触发器特性表111100Qn+10011110011Qn+1说明：SD和RD输入为低电平有效。SD=0时，Q被置0

。RD=0

时，

Q被置1

。但SD和RD不能同时为0，否则Q和Q的状态不再互反，出现错误,且当SD和RD由0同时变1时，Q端的状态不定。触发器次态Qn+1与输入信号和电路原有状态（现态Qn

SD端和RD端不能同时为0，即

RD+SD=1称约束条件3.特性表000010Qn+1=Qn+1=1，状态错误，因此不允许。011010100触发器置010101100触发器置1111111001触发器保持原状态不变说明QnQnSDRD与非门组成的基本RS触发器特性表111100Qn+10011110011Qn+1SD端和RD端不能同时为0，即两个信号输入端信号名上的非号与信号名构成一个不可拆分的的符号，仅表示输入低电平有效，，而不能参与非运算。注意3.特性表000010Qn+1=Qn+1=1，状态错误，因此不允许。011010100触发器置010101100触发器置1111111001触发器保持原状态不变说明QnQnSDRD与非门组成的基本RS触发器特性表111100Qn+10011110011Qn+1两个信号输入端信号名上的非号与信4.特性方程触发器次态Qn+1与输入信号RD、

SD

及现态Qn之间的逻辑关系表达式。特性方程(约束条件)RD+SD=1基本RS触发器Qn+1的卡诺图RDSDQn0100011110

×

×

0

0

1

1

1

0基本RS触发器特性表011001010000QnSDRD100110101111010×Qn+1×011不允许4.特性方程触发器次态Qn+1与输入信号RD、解：[例]设下图中触发器初始状态为

0，试对应输入波形画出

Q和

Q的波形。保持初态为0，故保持为0。置

0保持Q置

1QQSDRDSRSDRDQ解：[例]设下图中触发器初始状态为0，试对应输入波形保持基本

RS触发器的两种形式比较功能归纳Qn11101010不定00Qn+1SDRD×不允许11001110Qn00Qn+1SDRDQQSDRDSRQQSDRDSR逻辑符号置0、置1信号低电平有效置0、置1信号高电平有效注意弄清输入信号是低电平有效还是高电平有效。基本RS触发器的两种形式比较功能归纳Qn1110101基本

RS触发器的优缺点优点缺点电路简单，是构成各种触发器的基础。输出受输入信号直接控制，不能定时控制。不易实现多个触发器的同步。2.有约束条件。基本RS触发器的优缺点优点缺点电路简单，是构成各种触发SynchronousFlip-Flop在数字系统中，为了协调各部分有节拍地工作，常常要求一些触发器在同一时刻动作。为此，必须采用同步脉冲，使这些触发器在同步脉冲作用下根据输入信号同时改变状态，而在没有同步脉冲输入时，触发器保持原状态不变，这个同步脉冲称为时钟脉冲CP。

具有时钟脉冲控制的触发器称为时钟触发器，又称同步触发器。三、同步RS触发器

同步触发器

SynchronousFlip-Flop在数字系QQG1G2SRG3G4CPQ3Q4工作原理★CP=0

时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。0111.电路组成

基本

RS

触发器增加了由时钟

CP

控制的门

G3、G4三、同步RS触发器

QQG1G2SRG3G4CPQ3Q4工作原理★CPQQG1G2SRG3G4CPQ3Q41SR工作原理★CP=0

时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。★CP=1

时，G3、G4解除封锁，将输入信号

R和S取非后送至基本

RS触发器的输入端。1.电路组成三、同步RS触发器

QQG1G2SRG3G4CPQ3Q41SR工作原理★QQ1SC11RQQG1G2SRG3G4CPQ3Q4RS功能

RDSD2.逻辑功能异步置0

端RD和异步置1

端SD不受CP控制。实际应用中，常需要利用异步端预置触发器状态(置0或置1)，预置完毕后应使RD=SD=1。SSDRRDSCPR不定11001110Qn00Qn+1SR1CP××0Qn

R、S信号高电平有效QQ1SC11RQQG1G2SRG3G4CPQ3Q4RS功能同步RS触发器Qn+1的卡诺图RSQn0100011110

×

×

0

0

1

1

1

03.特性表、特性方程0000101010101011010110001111×0×1Qn+1QnSR特性表特性方程RS=0(约束条件)CP=1

期间有效同步RS触发器Qn+1的卡诺图RSQn0000111状态转换图4.驱动表及状态转换图驱动表R=0S=101R=×S=0R=0S=×R=1S=010×0S10000×110101RQn+1Qn根据触发器的现态Qn和次态Qn+1的取值来确定输入信号取值的关系表，称为触发器的驱动表，又称激励表。状态转换图表示触发器从一个状态变化到另一个状态或保持原状态不变时，对信号(R、S)提出的要求。状态转换图4.驱动表及状态转换图驱动表R=00TTL锁存器四RS锁存器CT74LS2791.电路组成四、集成锁存器(a)逻辑电路一；(b)逻辑电路二；(c)逻辑符号TTL锁存器四RS锁存器CT74LS2791.锁存器置11锁存器保持原状态不变Qn锁存器置01锁存器状态不定，不允许×2.逻辑功能11011000SR功能说明输入输出Qn+1锁存器置11锁存器保持原状态不变Qn锁存器置01锁存器状态不

任务3.2认识D触发器

理解同步D

触发器和边沿D触发器的工作特点。学习目标：

掌握D

触发器的逻辑功能和特性方程。任务3.2认识D触发器理解同步D触发器和边1.电路组成DQQ1S1RC1CPQQ1DDC1CP一、同步D触发器1.电路组成DQQ1S1RC1CPQQ1DDC1CP一、同2.逻辑功能DQQ1S1RC1CP称为D功能特点：Qn+1跟随D信号变化不变Qn×0置0置101011说明Qn+1DCP同步D触发器功能表

工作原理★CP=0

时，触发器不受D端输入信号的控制。保持原状态不变，★CP=1

时，触发器可接受D

端输入的信号，其状态翻到和D

的状态相同。2.逻辑功能DQQ1S1RC1CP称为D功能特点：Q3.特性表和特性方程同步D触发器Qn+1的卡诺图DQn01010

0

1

1Qn+1=D无约束条件特性方程CP=1

期间有效001101010011Qn+1QnD特性表

000011113.特性表和特性方程同步D触发器Qn+1的卡诺图DQn004.驱动表及状态转换图驱动表100010110110DQn+1Qn0

1D=1D=0D

=

0D=1状态转换图4.驱动表及状态转换图驱动表100010110110DQn二、边沿D触发器Edge-TriggeredFlip-Flop边沿触发器只能在时钟脉冲CP上升沿(或下降沿)时刻接收输入信号，因此，电路状态只能在CP上升沿(或下降沿)时刻翻转。在CP

的其他时间内，电路状态不会发生变化，这样就提高了触发器工作的可靠性和抗干扰能力。边沿触发器没有空翻现象。边沿触发器

二、边沿D触发器Edge-TriggeredFli1.逻辑符号二、边沿D触发器（a）上升沿触发

（b）下降沿触发1.逻辑符号二、边沿D触发器（a）上升沿触发二、边沿D触发器Qn+1=DCP上升沿（或下降沿）到达时刻有效2.特性方程二、边沿D触发器Qn+1=DCP上升沿（或下降沿）到达二、边沿D触发器3.集成边沿D触发器

TTL系列集成边沿D触发器74LS74。该芯片内含2个D触发器，它们具有各自独立的时钟触发端(CP)及置位(SD)、复位(RD)端。二、边沿D触发器3.集成边沿D触发器TTL系列双上升沿D触发器(74LS74)(a)外引线图(b)逻辑符号二、边沿D触发器双上升沿D触发器(74LS74)二、边沿D触发器CT74LS74逻辑符号

CT74LS74功能表1××00Qn×011置01111保持0011异步置11××01异步置00××10说明Qn+1DCPSDRD不允许置1异步置0

端RD和异步置1

端SD的置0、置1信号对触发器的控制作用优先于CP和

D的信号。

CT74LS74工作时，不允许RD

和SD同时取0，应取RD=SD=1。二、边沿D触发器CT74LS74逻辑符号CT74LS74功能表1××00

任务3.3认识JK触发器

理解同步JK

触发器和边沿JK触发器的工作特点。学习目标：

掌握JK

触发器的逻辑功能和特性方程。任务3.3认识JK触发器理解同步JK触发器1.电路结构QQ1JJC1CP1KK逻辑符号一、同步JK触发器QQG1G2JKG3G4CP1.电路结构QQ1JJC1CP1KK逻辑符号一、同步JK触QQG1G2JKG3G4CP功能表

2.逻辑功能称为JK功能，即

JK=00

时，保持；

JK=11

时，翻转；

J

K时Qn+1值与J相同。1说明Qn+1KJCP不变Qn00置0010翻转11置1101不变Qn××0Qn工作原理

CP=0

时，G3、G4被封锁，都输出1

，触发器保持原状态不变。CP=1

时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。QQG1G2JKG3G4CP功能表2.逻辑功能称为JK特性表

同步JK触发器Qn+1的卡诺图JKQn0100011110

0

0

1

1

1

1

0

03.特性表和特性方程10011111110100110001110000K010100Qn+1QnJ无约束条件特性方程CP=1期间有效特性表同步JK触发器Qn+1的卡诺图JKQn000014.驱动表及状态转换图0

1J=0K=×J=1K=×J=×K=0J=×K=1状态转换图驱动表××01K1000101101××JQn+1Qn4.驱动表及状态转换图0同步触发器在CP=1

期间接收输入信号，如输入信号在此期间发生多次变化，其输出状态也会随之发生翻转，这种现象称为触发器的空翻。空翻现象限制了同步触发器的应用。5.同步触发器的空翻

同步触发器在CP=1期间接收输入信号，如输入信号基本

RS

触发器输入信号接收门

G3、G4逻辑符号1.电路结构二、边沿JK触发器

基本RS触发器输入信号接收门G3、G4逻1.电路特性方程CP下降沿到达时刻有效功能表

↓说明Qn+1KJCP不变Qn00置0010翻转11置1101不变Qn××0

1↑Qn2.逻辑功能特性方程CP下降沿到达时刻有效功能表↓说明Qn+1KJCP[例]如图所示为下降沿出发边沿JK触发器CP、J、K端的输入电压波形，试画出输出Q端的电压波形。设触发器的初始状态为Q=0

。解：Q1001110001

JCPK

12345[例]如图所示为下降沿出发边沿JK触发器CP、J、K3.集成边沿JK触发器CT74LS112CT74LS112逻辑符号1×××00Qn××111在CP↓时刻执行JK

功能Qn11↓11101↓11010↓11保持Qn0

0↓11异步置11×××01异步置00×××10说明Qn+1KJCPSDRD不允许

CT74LS112功能表异步置0端RD和异步置1

端SD输入的置0、置1

信号优先于

CP和

J、K端的输入信号。如RD=SD

=0时，Qn+1=Qn+1

=1

，这既不是0

状态，也不是1

状态。因此，在使用CT74LS112时，这种情况是不允许的。触发器工作时，应取RD=SD=1。3.集成边沿JK触发器CT74LS112CT74LS3.集成边沿JK触发器CT74LS112CT74LS112逻辑符号

CT74LS112功能表

在

RD=

SD=1

时，触发器在CP下降沿到达时刻才能接收J、K端的输入信号。RD和SD端输入的信号对触发器的控制作用优先于CP和J、K端的信号。1×××00Qn××111在CP↓时刻执行JK

功能Qn11↓11101↓11010↓11保持Qn0

0↓11异步置11×××01异步置00×××10说明Qn+1KJCPSDRD不允许3.集成边沿JK触发器CT74LS112CT74LS

任务3.4触发器的相互转换

认识T触发器和T´触发器的逻辑功能。学习目标：

掌握不同功能触发器相互转换的方法。任务3.4触发器的相互转换认识T触发器和T´触由JK触发器或D

触发器构成，主要是用来简化集成计数器的逻辑电路。QQTT逻辑符号QQC1CP1TC11TCP上升沿触发下降沿触发

T触发器是根据T端输入信号的不同，在时钟脉冲CP

作用下具有翻转和保持功能的电路。

T´触发器是指每输入一个时钟脉冲CP，状态变化一次的电路。它实际上是T触发器的翻转功能。一、T触发器和T´触发器由JK触发器或D触发器构成，主要是用保持翻转QnQn01↓说明Qn+1TCP功能表

1.JK触发器构成T和T´触发器QQTT

触发器C11JCP1KQQC1CP1JT´触发器1KT=1特性方程特性方程翻转Qn1↓说明Qn+1TCP功能表

保持Qn0↓说明Qn+1TCP功能表1.JK触发器构成2.D触发器构成T和T´触发器QQC1CP1DT´触发器特性方程特性方程QQTT

触发器C11DCP=12.D触发器构成T和T´触发器QQC1CP1DT二、触发器五种逻辑功能的比较无约束，但功能少无约束，且功能强令J=K=T即可令J=K=1即可

D功能10Qn+110DQn+1=

D

T功能QnQnQn+110T

JK功能Qn10

QnQn+111011000KJQn+1=

JQn+

KQnT´功能(计数功能)在J=K=1

时，只有CP输入端，无数据输入端。来一个CP翻转一次。Qn+1=Qn

RS功能不定01

QnQn+111011000SRQn+1

=

S

+

RQnRS

=

0(约束条件)二、触发器五种逻辑功能的比较无约束，无约束，令J=K三、不同功能触发器的相互转换1.JK

D因此，令J=K=D已有Qn+1=JQn+KQn欲得Qn+1=DQQCPDC11J1K转换方法(1)

写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，得出给定触发器中输入信号的接法。三、不同功能触发器的相互转换1.JKD因三、不同功能触发器的相互转换2.JK

T、T´QQC11J1KQQCP1C11J1KTCP3.D

JK已有Qn+1=D欲得Qn+1=JQn+KQn因此，令QQCPJC11DK三、不同功能触发器的相互转换2.JKT、4.D

T已有Qn+1=D欲得Qn+1=已有Qn+1=D欲得Qn+1=Qn因此，令D=Qn因此，令D=QQCPC11DQQCPC11DT5.D

T´4.DT已有Qn+1=D已有Q触发器和门电路是构成数字系统的基本逻辑单元。前者具有记忆功能，用于构成时序逻辑电路；后者没有记忆功能，用于构成组合逻辑电路。小结触发器的两个基本特点：①有两个稳定状态；②在外信号作用下，两个稳定状态可相互转换，没有外信号作用时，保持原状态不变。因此，触发器具有记忆功能，常用来保存二进制信息。一个触发器可存储1

位二进制码，存储n位二进制码则需用n个触发器。触发器和门电路是构成数字系统的基本逻辑单元。前者具有记忆功能触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关系。其描述方法主要有特性表、特性方程、驱动表、状态转换图和波形图(又称时序图)等。触发器根据逻辑功能不同分为D

触发器T

触发器RS

触发器JK

触发器T´触发器10Qn+110DQn+1=

DQnQnQn+110T不定01

QnQn+111011000SRQn+1=S

+

RQnRS

=

0(约束条件)Qn10

QnQn+111011000KJQn+1=JQn+

KQn只有CP输入端，没有数据输入端。Qn+1=

Qn触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关电平触发器边沿触发器根据触发方式不同分为

例如QQ1JJC1CP1KKQQ1JJC1CP1KK电平触发器边沿触发器根据触发方式不同分为例如QQ1JJ分析触发器时应弄清楚触发器的功能、触发方式和触发沿(或触发电平)，并弄清楚异步输入端是否加上了有效电平。边沿触发器只能在CP(或CP)时刻接收输入信号，其状态只能在CP(或CP)时刻发生翻转。它应用范围广、可靠性高、抗干扰能力强。分析触发器时应弄清楚触发器的功能、触发方式和触发沿(或触发电任务3.1认识RS触发器任务3.2认识D触发器任务3.3认识JK触发器任务3.4触发器的相互转换抢答器电路的设计项目3小结任务3.1认识RS触发器任务3.2认识D触任务3.1

认识

RS

触发器

学习目标：认识由与非门构成的基本RS触发器的电路结构，掌握基本RS触发器的逻辑功能。了解同步RS触发器的逻辑功能、工作特点及其特性方程。任务3.1认识RS触发器学习目标：认识由与非门构成

Flip-Flop，简写为FF，又称双稳态触发器。一个触发器可存储1位二进制数码一、触发器概述1.基本特点(1)具有两个在逻辑上互反的输出端Q和Q，且这两个输出端具有两个稳定状态(简称稳态)

。当Q=0、Q=1时，称为

0

状态；Q=1，Q=0时，称为1

状态。(2)在输入信号作用下，触发器的两个稳定状态可相互转换

(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。Flip-Flop，简写为FF，又称双稳态触发器。一2.触发器的作用触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。触发器和门电路是构成数字电路的基本单元。2.触发器的作用触发器有记忆功能，由它构成的电路在某时根据逻辑功能不同分为

RS

触发器

D

触发器

JK

触发器

T

触发器

T´触发器根据触发方式不同分为电平触发器边沿触发器根据电路结构不同分为4.触发器逻辑功能的描述方法

主要有特性表、特性方程、激励表(又称驱动表)、状态转换图和波形图(又称时序图)等。基本

RS

触发器同步触发器边沿触发器3.触发器的类型根据逻辑功能不同分为RS触发器D触发器JK二、由与非门组成的基本RS触发器

1.电路组成QQSDRDG1G2QQSDRDSRSDRDQQQ=1，Q=0

时，称为触发器的1

状态，记为Q=

1；Q=0，Q=1

时，称为触发器的0

状态，记为Q=0。RD置0端，也称复位端。

R即Reset。SD置1端，也称置位端。

S即Set。互补输出端，正常工作时，它们的输出

状态相反。低电平有效二、由与非门组成的基本RS触发器1.电路组成QQSDRQQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能

011110触发器被置0触发器置010QQSDRDG1G211011000SDRD功能说明QQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能QQ输出100111触发器被置1触发器置010触发器置101QQSDRDG1G211011000SDRD功能说明QQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能QQ输出11触发器置010触发器置101触发器保持原状态不变不变&&G1门输出G2门输出QQSDRDG1G211011000SDRD功能说明QQSDRDG1G211011000SDRD功能说明输入QQ输出2.逻辑功能输出状态不定(禁用)不定QQ输出触发器置010触发器置101触发器保持原状态不变不变0011输出既非0

状态，也非1

状态。当RD和

SD同时由0变1

时，输出状态可能为

0，也可能为1，即输出状态不定。因此，这种情况禁用。QQSDRDG1G211011000SDRD功能说明触发器次态Qn+1与输入信号和电路原有状态（现态Qn）之间关系的真值表。3.特性表000010Qn+1=Qn+1=1，状态错误，因此不允许。011010100触发器置010101100触发器置1111111001触发器保持原状态不变说明QnQnSDRD与非门组成的基本RS触发器特性表111100Qn+10011110011Qn+1说明：SD和RD输入为低电平有效。SD=0时，Q被置0

。RD=0

时，

Q被置1

。但SD和RD不能同时为0，否则Q和Q的状态不再互反，出现错误,且当SD和RD由0同时变1时，Q端的状态不定。触发器次态Qn+1与输入信号和电路原有状态（现态Qn

SD端和RD端不能同时为0，即

RD+SD=1称约束条件3.特性表000010Qn+1=Qn+1=1，状态错误，因此不允许。011010100触发器置010101100触发器置1111111001触发器保持原状态不变说明QnQnSDRD与非门组成的基本RS触发器特性表111100Qn+10011110011Qn+1SD端和RD端不能同时为0，即两个信号输入端信号名上的非号与信号名构成一个不可拆分的的符号，仅表示输入低电平有效，，而不能参与非运算。注意3.特性表000010Qn+1=Qn+1=1，状态错误，因此不允许。011010100触发器置010101100触发器置1111111001触发器保持原状态不变说明QnQnSDRD与非门组成的基本RS触发器特性表111100Qn+10011110011Qn+1两个信号输入端信号名上的非号与信4.特性方程触发器次态Qn+1与输入信号RD、

SD

及现态Qn之间的逻辑关系表达式。特性方程(约束条件)RD+SD=1基本RS触发器Qn+1的卡诺图RDSDQn0100011110

×

×

0

0

1

1

1

0基本RS触发器特性表011001010000QnSDRD100110101111010×Qn+1×011不允许4.特性方程触发器次态Qn+1与输入信号RD、解：[例]设下图中触发器初始状态为

0，试对应输入波形画出

Q和

Q的波形。保持初态为0，故保持为0。置

0保持Q置

1QQSDRDSRSDRDQ解：[例]设下图中触发器初始状态为0，试对应输入波形保持基本

RS触发器的两种形式比较功能归纳Qn11101010不定00Qn+1SDRD×不允许11001110Qn00Qn+1SDRDQQSDRDSRQQSDRDSR逻辑符号置0、置1信号低电平有效置0、置1信号高电平有效注意弄清输入信号是低电平有效还是高电平有效。基本RS触发器的两种形式比较功能归纳Qn1110101基本

RS触发器的优缺点优点缺点电路简单，是构成各种触发器的基础。输出受输入信号直接控制，不能定时控制。不易实现多个触发器的同步。2.有约束条件。基本RS触发器的优缺点优点缺点电路简单，是构成各种触发SynchronousFlip-Flop在数字系统中，为了协调各部分有节拍地工作，常常要求一些触发器在同一时刻动作。为此，必须采用同步脉冲，使这些触发器在同步脉冲作用下根据输入信号同时改变状态，而在没有同步脉冲输入时，触发器保持原状态不变，这个同步脉冲称为时钟脉冲CP。

具有时钟脉冲控制的触发器称为时钟触发器，又称同步触发器。三、同步RS触发器

同步触发器

SynchronousFlip-Flop在数字系QQG1G2SRG3G4CPQ3Q4工作原理★CP=0

时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。0111.电路组成

基本

RS

触发器增加了由时钟

CP

控制的门

G3、G4三、同步RS触发器

QQG1G2SRG3G4CPQ3Q4工作原理★CPQQG1G2SRG3G4CPQ3Q41SR工作原理★CP=0

时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。★CP=1

时，G3、G4解除封锁，将输入信号

R和S取非后送至基本

RS触发器的输入端。1.电路组成三、同步RS触发器

QQG1G2SRG3G4CPQ3Q41SR工作原理★QQ1SC11RQQG1G2SRG3G4CPQ3Q4RS功能

RDSD2.逻辑功能异步置0

端RD和异步置1

端SD不受CP控制。实际应用中，常需要利用异步端预置触发器状态(置0或置1)，预置完毕后应使RD=SD=1。SSDRRDSCPR不定11001110Qn00Qn+1SR1CP××0Qn

R、S信号高电平有效QQ1SC11RQQG1G2SRG3G4CPQ3Q4RS功能同步RS触发器Qn+1的卡诺图RSQn0100011110

×

×

0

0

1

1

1

03.特性表、特性方程0000101010101011010110001111×0×1Qn+1QnSR特性表特性方程RS=0(约束条件)CP=1

期间有效同步RS触发器Qn+1的卡诺图RSQn0000111状态转换图4.驱动表及状态转换图驱动表R=0S=101R=×S=0R=0S=×R=1S=010×0S10000×110101RQn+1Qn根据触发器的现态Qn和次态Qn+1的取值来确定输入信号取值的关系表，称为触发器的驱动表，又称激励表。状态转换图表示触发器从一个状态变化到另一个状态或保持原状态不变时，对信号(R、S)提出的要求。状态转换图4.驱动表及状态转换图驱动表R=00TTL锁存器四RS锁存器CT74LS2791.电路组成四、集成锁存器(a)逻辑电路一；(b)逻辑电路二；(c)逻辑符号TTL锁存器四RS锁存器CT74LS2791.锁存器置11锁存器保持原状态不变Qn锁存器置01锁存器状态不定，不允许×2.逻辑功能11011000SR功能说明输入输出Qn+1锁存器置11锁存器保持原状态不变Qn锁存器置01锁存器状态不

任务3.2认识D触发器

理解同步D

触发器和边沿D触发器的工作特点。学习目标：

掌握D

触发器的逻辑功能和特性方程。任务3.2认识D触发器理解同步D触发器和边1.电路组成DQQ1S1RC1CPQQ1DDC1CP一、同步D触发器1.电路组成DQQ1S1RC1CPQQ1DDC1CP一、同2.逻辑功能DQQ1S1RC1CP称为D功能特点：Qn+1跟随D信号变化不变Qn×0置0置101011说明Qn+1DCP同步D触发器功能表

工作原理★CP=0

时，触发器不受D端输入信号的控制。保持原状态不变，★CP=1

时，触发器可接受D

端输入的信号，其状态翻到和D

的状态相同。2.逻辑功能DQQ1S1RC1CP称为D功能特点：Q3.特性表和特性方程同步D触发器Qn+1的卡诺图DQn01010

0

1

1Qn+1=D无约束条件特性方程CP=1

期间有效001101010011Qn+1QnD特性表

000011113.特性表和特性方程同步D触发器Qn+1的卡诺图DQn004.驱动表及状态转换图驱动表100010110110DQn+1Qn0

1D=1D=0D

=

0D=1状态转换图4.驱动表及状态转换图驱动表100010110110DQn二、边沿D触发器Edge-TriggeredFlip-Flop边沿触发器只能在时钟脉冲CP上升沿(或下降沿)时刻接收输入信号，因此，电路状态只能在CP上升沿(或下降沿)时刻翻转。在CP

的其他时间内，电路状态不会发生变化，这样就提高了触发器工作的可靠性和抗干扰能力。边沿触发器没有空翻现象。边沿触发器

二、边沿D触发器Edge-TriggeredFli1.逻辑符号二、边沿D触发器（a）上升沿触发

（b）下降沿触发1.逻辑符号二、边沿D触发器（a）上升沿触发二、边沿D触发器Qn+1=DCP上升沿（或下降沿）到达时刻有效2.特性方程二、边沿D触发器Qn+1=DCP上升沿（或下降沿）到达二、边沿D触发器3.集成边沿D触发器

TTL系列集成边沿D触发器74LS74。该芯片内含2个D触发器，它们具有各自独立的时钟触发端(CP)及置位(SD)、复位(RD)端。二、边沿D触发器3.集成边沿D触发器TTL系列双上升沿D触发器(74LS74)(a)外引线图(b)逻辑符号二、边沿D触发器双上升沿D触发器(74LS74)二、边沿D触发器CT74LS74逻辑符号

CT74LS74功能表1××00Qn×011置01111保持0011异步置11××01异步置00××10说明Qn+1DCPSDRD不允许置1异步置0

端RD和异步置1

端SD的置0、置1信号对触发器的控制作用优先于CP和

D的信号。

CT74LS74工作时，不允许RD

和SD同时取0，应取RD=SD=1。二、边沿D触发器CT74LS74逻辑符号CT74LS74功能表1××00

任务3.3认识JK触发器

理解同步JK

触发器和边沿JK触发器的工作特点。学习目标：

掌握JK

触发器的逻辑功能和特性方程。任务3.3认识JK触发器理解同步JK触发器1.电路结构QQ1JJC1CP1KK逻辑符号一、同步JK触发器QQG1G2JKG3G4CP1.电路结构QQ1JJC1CP1KK逻辑符号一、同步JK触QQG1G2JKG3G4CP功能表

2.逻辑功能称为JK功能，即

JK=00

时，保持；

JK=11

时，翻转；

J

K时Qn+1值与J相同。1说明Qn+1KJCP不变Qn00置0010翻转11置1101不变Qn××0Qn工作原理

CP=0

时，G3、G4被封锁，都输出1

，触发器保持原状态不变。CP=1

时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。QQG1G2JKG3G4CP功能表2.逻辑功能称为JK特性表

同步JK触发器Qn+1的卡诺图JKQn0100011110

0

0

1

1

1

1

0

03.特性表和特性方程10011111110100110001110000K010100Qn+1QnJ无约束条件特性方程CP=1期间有效特性表同步JK触发器Qn+1的卡诺图JKQn000014.驱动表及状态转换图0

1J=0K=×J=1K=×J=×K=0J=×K=1状态转换图驱动表××01K1000101101××JQn+1Qn4.驱动表及状态转换图0同步触发器在CP=1

期间接收输入信号，如输入信号在此期间发生多次变化，其输出状态也会随之发生翻转，这种现象称为触发器的空翻。空翻现象限制了同步触发器的应用。5.同步触发器的空翻

同步触发器在CP=1期间接收输入信号，如输入信号基本

RS

触发器输入信号接收门

G3、G4逻辑符号1.电路结构二、边沿JK触发器

基本RS触发器输入信号接收门G3、G4逻1.电路特性方程CP下降沿到达时刻有效功能表

↓说明Qn+1KJCP不变Qn00置0010翻转11置1101不变Qn××0

1↑Qn2.逻辑功能特性方程CP下降沿到达时刻有效功能表↓说明Qn+1KJCP[例]如图所示为下降沿出发边沿JK触发器CP、J、K端的输入电压波形，试画出输出Q端的电压波形。设触发器的初始状态为Q=0

。解：Q1001110001

JCPK

12345[例]如图所示为下降沿出发边沿JK触发器CP、J、K3.集成边沿JK触发器CT74LS112CT74LS112逻辑符号1×××00Qn××111在CP↓时刻执行JK

功能Qn11↓11101↓11010↓11保持Qn0

0↓11异步置11×××01异步置00×××10说明Qn+1KJCPSDRD不允许

CT74LS112功能表异步置0端RD和异步置1

端SD输入的置0、置1

信号优先于

CP和

J、K端的输入信号。如RD=SD

=0时，Qn+1=Qn+1

=1

，这既不是0

状态，也不是1

状态。因此，在使用CT74LS112时，这种情况是不允许的。触发器工作时，应取RD=SD=1。3.集成边沿JK触发器CT74LS112CT74LS3.集成边沿JK触发器CT74LS112CT74LS112逻辑符号

CT74LS112功能表

在

RD=

SD=1

时，触发器在CP下降沿到达时刻才能接收J、K端的输入信号。RD和SD端输入的信号对触发器的控制作用优先于CP和J、K端的信号。1×××00Qn××111在CP↓时刻执行JK

功能Qn11↓11101↓11010↓11保持Qn0

0↓11异步置11×××01异步置00×××10说明Qn+1KJCPSDRD不允许3.集成边沿JK触发器CT74LS112CT74LS

任务3.4触发器的相互转换

认识T触发器和T´触发器的逻辑功能。学习目标：

掌握不同功能触发器相互转换的方法。任