TMS320C54x硬件结构课件

第2章TMS320C54x硬件结构2.1TMS320C54x的特点和硬件组成框图2.2TMS320C54x的总线结构2.3TMS320C54x的存储器分配2.4中央处理单元（CPU）2.5TMS320C54x片内外设简介2.6硬件复位操作2.7TMS320VC5402引脚及说明第2章TMS320C54x硬件结构2.1TMS3202.1TMS320C54x的特点和硬件组成框图TMS320C54x的主要特性如下所示：CPU先进的多总线结构。40位算术逻辑运算单元（ALU）。17位×17位并行乘法器与40位专用加法器相连。比较、选择、存储单元（CSSU）。指数编码器可以在单个周期内计算40位累加器中数值的指数。双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。返回首页2.1TMS320C54x的特点和硬件组成框图TMS32存储器64K字程序存储器、64K字数据存储器以及64K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。存储器指令系统单指令重复和块指令重复操作。块存储器传送指令。32位长操作数指令。同时读入两个或3个操作数的指令。并行存储和并行加载的算术指令。条件存储指令。从中断快速返回指令。指令系统在片外围电路（如图2-1所示）软件可编程等待状态发生器。可编程分区转换逻辑电路。带有内部振荡器。外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。数据总线具有总线保持器特性。可编程定时器。并行主机接口（HPl）。在片外围电路（如图2-1所示）电源可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。可以控制关断CLKOUT输出信号。电源在片仿真接口具有符合IEEEll49.1标准的在片仿真接口（JTAG）。速度单周期定点指令的执行时间为25/20/15/12.5/10-ns(40MIPS/50MIPS/66MIPS/80MIPS/100MIPS)。在片仿真接口型号电压（V）片内存储器片内外设指令周期(ns)封装形式RAM1（千字）ROM（千字）串行口定时器主机接口引脚类型TMS320C5415.0528223125100TQPFTMS320LC5413.3528223120/25100TQPFTMS320C5425.0102231√25128/144TQPFTMS320LC5423.3102241√20/25100TQPFTMS320LC5433.310224120/25128TQPFTMS320LC5453.36487251√20/25128TQPFTMS320LC545A3.36487251√15/20/25100TQPFTMS320LC5463.3648725120/25100TQPFTMS320LC546A3.3648725115/20/25144BGA/TQPFTMS320LC5483.3322251√15/20144TQPF/BGATMS320LC5493.33216361√12.5/15144TQPF/BGATMS320VC5493.3(内核2.5)3216361√10144TQPF/BGATMS3220VC54023.3(内核2.8)16422√10144TQPF/BGATMS3220VC54093.3(内核2.8)32431√10144TQPF/BGATMS3220VC54103.3(内核2.5)64631√10144TQPF/BGATMS3220VC54203.3(内核2.8)100061√10144TQPF/BGA1.TMS320C54xDSP的主要特性电压片内存储器片内外设指令周期封装形式RAM1ROM串行2.TMS320C54x的硬件结构框图控制界面系统控制程序地址控制数据地址控制乘法器加法器算术逻辑运算桶形移位器程序/数据存储器串行口并行口定时器计数器中断I/O扩展口中央处理器比较器特殊功能寄存器存储控制界面外设控制界面PABPBCABCBDABDBEABEB它围绕8条总线由10大部分组成:2.TMS320C54x的硬件结构框图控制界面系统控制程2.2TMS320C54x的总线结构TMS320C54xDSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。

返回首页2.2TMS320C54x的总线结构TMS320C54x1.总线数目与作用1条程序总线(PB)：传送取自程序存储器的指令代码和立即操作数3条数据总线(CB、DB和EB)：将内部各单元连接在一起4条地址总线(PAB、CAB、DAB和EAB)：传送执行指令所需的地址1.总线数目与作用1条程序总线(PB)：3条数据总线(CB返回本节图2-1TMS320C54xDSP的内部硬件组成框图1返回本节图2-1TMS320C54xDSP的内部硬件组2.各种方式所用到的总线读/写方式地址总线程序总线数据总线PABCABDABEABPBCBDBEB程序读√√程序写√√单数据读√√双数据读√√√√长数据（32位）读√(hw)√(lw)√(hw)√(lw)单数据写√√数据读/数据写√√√√双数据读/系数读√√√√√√外设读√√外设写√√2.各种方式所用到的总线读/写方式地址总线程序总线数据总2.3TMS320C54x的存储器分配2.3.1存储器空间2.3.2程序存储器2.3.3数据存储器2.3.4I/O存储器返回首页2.3TMS320C54x的存储器分配2.3.1存储2.3.1存储器空间TMS320C54x存储器由3个独立的可选择空间组成：程序空间、数据空间和I/O空间。程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。

2.3.1存储器空间TMS320C54x存储器由3个独立图2-2TMS320VC5402存储器分配图图2-2TMS320VC5402存储器分配图图2-3C5402扩展程序存储器图返回本节图2-3C5402扩展程序存储器图返回本节2.3.2程序存储器通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而，复位后这些向量可以被重新映象在程序存储器空间任何128字页的开始。这样，可以把向量表移出引导ROM，并重新配置其地址。

返回本节2.3.2程序存储器通过MP/和OVLY位的设置，可以实2.3.3数据存储器通过对处理器方式状态寄存器PMST的DROM位的设置，将片内ROM配置在数据存储器空间（DROM=1），这样，可以用指令将片内ROM作为数据存储器中的数据ROM来读取。复位时，DROM位被清0。64K字的数据存储器空间包括数据存储器映象寄存器，0000H～001FH是常用的CPU寄存器地址，0020H～005FH是片内外设寄存器的地址。表2-12.3.3数据存储器通过对处理器方式状态寄存器PMST的表2-1存储器映象寄存器名称地址说明IMR0中断屏蔽寄存器IFR1中断标志寄存器STO6状态寄存器0STl7状态寄存器1表2-1存储器映象寄存器名称地址说明IMR0中断屏蔽寄存名称地址说明AL8累加器A低16位AH9累加器A高16位AGAH累加器A最高8位BLBH累加器B低16位BHCH累加器B高16位BGDH累加器B最高8位TREGEH暂存器TRNFH状态转移寄存器AR0～710H～17H辅助寄存器SP18H堆栈指针BK19H循环缓冲大小BRC1AH块重复计数器RSA1BH块重复起始地址寄存器名称地址说明AL8累加器A低16位AH9累加器A高16位AG名称地址说明REA1CH块重复终止地址寄存器PMST1DH处理器方式状态寄存器XPC1EH扩展程序计数器TIM24H定时器0寄存器PRD25H定时器0周期寄存器TCR26H定时器0控制寄存器SWWSR28H软件等待状态寄存器BSCR29H分区转换控制寄存器SWCR2BH软件等待状态控制寄存器HPIC2CH主机接口控制寄存器TIM130H定时器1寄存器PRD131H定时器1周期寄存器TCR132H定时器1控制寄存器GPIOCR3CH通用I/O控制寄存器，控制主机接口和TOUTlGPIOSR3DH通用I/O状态寄存器，主机接口作通用I/O时有用返回本节名称地址说明REA1CH块重复终止地址寄存器PMST1DH处2.3.4I/O存储器除程序存储器空间和数据存储器空间外，C54x系列器件还提供了I/O存储器空间，利用I/O空间可以扩展外部存储器。

I/O存储器空间为64K字（0000h～FFFFh），有两条指令PORTR和PORTW可以对I/O存储器空间操作，读写时序与程序存储器空间和数据存储器空间有很大不同。

返回本节2.3.4I/O存储器除程序存储器空间和数据存储器空间外2.4中央处理单元（CPU）CPU的基本组成如下：CPU状态和控制寄存器40位算术逻辑单元（ALU）40位累加器A和B桶形移位寄存器乘法器/加法器单元比较、选择和存储单元（CSSU）

指数编码器返回首页2.4中央处理单元（CPU）CPU的基本组成如下：返回首1．算术逻辑单元（ALU）和累加器TMS320C54x使用40位算术逻辑单元（ALU）和两个40位累加器（ACCA和ACCB）来完成算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图2-4所示。1．算术逻辑单元（ALU）和累加器CB15～CB0DB15～DB0暂存器T符号控制符号控制乘数Y乘数XXY算术逻辑单元(ALU)累加器A累加器B乘数MAC输出移位器输出运算部件1）．算术逻辑单元（ALU）CB15～CB0DB15～DB0暂存器T符号控制符号控制乘数2）．累加器累加器A和B都可分成3个部分:累加器在CPU中的表示:AHAGALBHBGBL累加器A累加器A累加器B31—1615—039—3239—3231—1615—02）．累加器累加器A和B都可分成3个部分:累加器在CPU中例：假设累加器A=FF12345678H，执行带移位的STH和STL指令后，数据存储单元T中的结果：STHA，8，TSTHA，-8，TSTLA，8，TSTLA，-8，T例：假设累加器A=FF12345678H，执行带移位的S2．桶形移位寄存器如图所示为桶形移位寄存器的功能框图。桶形移位寄存器的输入可以为：①从DB获得的16位操作数；②从DB和CB获得的32位操作数；③从累加器A或B获得的40位操作数。桶形移位寄存器的输出连到ALU或经过MSW/LSW写选择单元至EB总线。2．桶形移位寄存器来自累加器ACB15～CB0DB15～DB0符号控制桶形移位器（-16~31）写选择MSW/LSW乘法器MUX来自累加器BTC（测试位）CSSUALUSXMT：-16~31ASM（4~0）：-16~15指令寄存器立即数：-16~15或0~15EB15～EB0桶形移位器来自累加器ACB15～CB0DB15～DB0符号控制桶形移位例对累加器A执行不同的移位操作ADDA，-4，BADDA，ASM，B例对累加器A执行不同的移位操作3．乘法器/加法器单元C54xCPU有一个1717位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。其功能框图如图2-6所示。乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。加法器还包括零检测器、舍入器（二进制补码）及溢出/饱和逻辑电路。

3．乘法器/加法器单元0来自累加器A溢出（OVA/OVB）结果0（ZA/ZB）加数Y加数XCB15～CB0DB15～DB0PB15～PB0暂存器T符号控制符号控制XY乘法器（17×17）小数/整数0检测舍入状态加法器（40）来自累加器B溢出模式（OVM）至累加器A/B乘数乘数Y乘数X乘法器/加法器单元0来自累加器A溢出（OVA/OVB）结果0（ZA/ZB）加数4．比较、选择和存储单元（CSSU）比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，选择累加器中较大的字并存储在数据存储器中，不改变状态寄存器ST0中的测试/控制位和传送寄存器（TRN）的值。4．比较、选择和存储单元（CSSU）累加器A比较COMP写选择MSW/LSW乘法器MUX累加器BCSSUEB15-EB0状态移位TRN测试TC桶形移位器比较、选择和存储单元累加器A比较COMP乘法器MUX累加器BCSSUEB15-E5．指数编码器指数编码器是用于支持单周期指令EXP的专用硬件。在EXP指令中,累加器中的指数值能以二进制补码的形式存储在T寄存器中,范围为8～31位。指数值定义为前面的冗余位数减8的差值,即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，该操作将产生负值。【例】EXP A ；（冗余符号位-8）→T寄存器ST T，EXPONET；将指数值存到数据存储器中NORMA ；对累加器进行归一化5．指数编码器指数编码器是用于支持单周期指令EXP的专用硬件6．CPU状态和控制寄存器TMS320C54x有三个状态和控制寄存器，分别为状态寄存器ST0、状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包括各种工作条件和工作方式的状态，PMST包括存储器配置状态和控制信息。状态寄存器ST0的位结构如图2-9所示，表2-2所示是ST0的说明。

6．CPU状态和控制寄存器图2-9状态寄存器ST0位结构15～1312111098～0ARPTCCOVAOVBDP图2-9状态寄存器ST0位结构15～1312111098表2-2状态寄存器ST0表2-2状态寄存器ST0151413121110987654～0BRAFCPLXFHMINTM0OVMSXMC16FRCTCMPTASM图2-10状态寄存器ST1的位结构151413121110987654～0BRAFCPLXFH表2-3状态寄存器ST1(1)表2-3状态寄存器ST1(1)表2-3状态寄存器ST1(2)表2-3状态寄存器ST1(2)15～76543210IPTRMP/MCOVLYAVISDROMCLKOFFtSMULtSSTt图2-11处理器方式状态寄存器PMST的位结构15～76543210IPTRMP/MCOVLYAVISDR表2-4状态寄存器PMST返回本节表2-4状态寄存器PMST返回本节2.5TMS320C54x片内外设简介1．通用I/O引脚2．定时器3．时钟发生器4．主机接口（HPI）5．串行口6．软件可编程等待状态发生器7．可编程分区转换逻辑返回首页2.5TMS320C54x片内外设简介1．通用I/O引脚2.6硬件复位操作复位期间，处理器进行以下操作：PMST中的中断向量指针IPTR设置成1FFH。PMST中的MP/位设置成与引脚MP/状态相同的值。PC设置为FF80H。扩展程序计数器XPC清0。

无论MP/状态如何，将FF80H加到地址总线。返回首页2.6硬件复位操作复位期间，处理器进行以下操作：返回首页数据线变为高阻态，控制线处于无效状态。产生信号。ST1中的中断方式位INTM置1，关闭所有可屏蔽中断。中断标志寄存器IFR清0。产生同步复位信号（），初始化外围电路。数据线变为高阻态，控制线处于无效状态。下列状态位置成初始值ARP=0 CLKOFF=0 HM=0 SXM=1ASM=0 CMPT=0 INTM=1 TC=1AVIS=0 CPL=0 OVA=0 XF=1BRAF=0 DP=0 OVB=0C=1 DROM=0 OVLY=0C16=0 FRCT=0 OVM=0如果MP/=0，程序从片内ROM开始执行，否则，从片外程序存储器开始执行。返回本节下列状态位置成初始值返回本节2.7TMS320VC5402引脚及说明图2-12TMS320VC5402的引脚1返回首页2.7TMS320VC5402引脚及说明图2-12T图2-12TMS320VC5402的引脚2图2-12TMS320VC5402的引脚2表2-5TMS320VC5402引脚说明1表2-5TMS320VC5402引脚说明1表2-5TMS320VC5402引脚说明2表2-5TMS320VC5402引脚说明2表2-5TMS320VC5402引脚说明3表2-5TMS320VC5402引脚说明3表2-5TMS320VC5402引脚说明4表2-5TMS320VC5402引脚说明4表2-5TMS320VC5402引脚说明5表2-5TMS320VC5402引脚说明5表2-5TMS320VC5402引脚说明6表2-5TMS320VC5402引脚说明6表2-5TMS320VC5402引脚说明7表2-5TMS320VC5402引脚说明7返回本节表2-5TMS320VC5402引脚说明8返回本节表2-5TMS320VC5402引脚说明8第2章TMS320C54x硬件结构2.1TMS320C54x的特点和硬件组成框图2.2TMS320C54x的总线结构2.3TMS320C54x的存储器分配2.4中央处理单元（CPU）2.5TMS320C54x片内外设简介2.6硬件复位操作2.7TMS320VC5402引脚及说明第2章TMS320C54x硬件结构2.1TMS3202.1TMS320C54x的特点和硬件组成框图TMS320C54x的主要特性如下所示：CPU先进的多总线结构。40位算术逻辑运算单元（ALU）。17位×17位并行乘法器与40位专用加法器相连。比较、选择、存储单元（CSSU）。指数编码器可以在单个周期内计算40位累加器中数值的指数。双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。返回首页2.1TMS320C54x的特点和硬件组成框图TMS32存储器64K字程序存储器、64K字数据存储器以及64K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。存储器指令系统单指令重复和块指令重复操作。块存储器传送指令。32位长操作数指令。同时读入两个或3个操作数的指令。并行存储和并行加载的算术指令。条件存储指令。从中断快速返回指令。指令系统在片外围电路（如图2-1所示）软件可编程等待状态发生器。可编程分区转换逻辑电路。带有内部振荡器。外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。数据总线具有总线保持器特性。可编程定时器。并行主机接口（HPl）。在片外围电路（如图2-1所示）电源可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。可以控制关断CLKOUT输出信号。电源在片仿真接口具有符合IEEEll49.1标准的在片仿真接口（JTAG）。速度单周期定点指令的执行时间为25/20/15/12.5/10-ns(40MIPS/50MIPS/66MIPS/80MIPS/100MIPS)。在片仿真接口型号电压（V）片内存储器片内外设指令周期(ns)封装形式RAM1（千字）ROM（千字）串行口定时器主机接口引脚类型TMS320C5415.0528223125100TQPFTMS320LC5413.3528223120/25100TQPFTMS320C5425.0102231√25128/144TQPFTMS320LC5423.3102241√20/25100TQPFTMS320LC5433.310224120/25128TQPFTMS320LC5453.36487251√20/25128TQPFTMS320LC545A3.36487251√15/20/25100TQPFTMS320LC5463.3648725120/25100TQPFTMS320LC546A3.3648725115/20/25144BGA/TQPFTMS320LC5483.3322251√15/20144TQPF/BGATMS320LC5493.33216361√12.5/15144TQPF/BGATMS320VC5493.3(内核2.5)3216361√10144TQPF/BGATMS3220VC54023.3(内核2.8)16422√10144TQPF/BGATMS3220VC54093.3(内核2.8)32431√10144TQPF/BGATMS3220VC54103.3(内核2.5)64631√10144TQPF/BGATMS3220VC54203.3(内核2.8)100061√10144TQPF/BGA1.TMS320C54xDSP的主要特性电压片内存储器片内外设指令周期封装形式RAM1ROM串行2.TMS320C54x的硬件结构框图控制界面系统控制程序地址控制数据地址控制乘法器加法器算术逻辑运算桶形移位器程序/数据存储器串行口并行口定时器计数器中断I/O扩展口中央处理器比较器特殊功能寄存器存储控制界面外设控制界面PABPBCABCBDABDBEABEB它围绕8条总线由10大部分组成:2.TMS320C54x的硬件结构框图控制界面系统控制程2.2TMS320C54x的总线结构TMS320C54xDSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。

返回首页2.2TMS320C54x的总线结构TMS320C54x1.总线数目与作用1条程序总线(PB)：传送取自程序存储器的指令代码和立即操作数3条数据总线(CB、DB和EB)：将内部各单元连接在一起4条地址总线(PAB、CAB、DAB和EAB)：传送执行指令所需的地址1.总线数目与作用1条程序总线(PB)：3条数据总线(CB返回本节图2-1TMS320C54xDSP的内部硬件组成框图1返回本节图2-1TMS320C54xDSP的内部硬件组2.各种方式所用到的总线读/写方式地址总线程序总线数据总线PABCABDABEABPBCBDBEB程序读√√程序写√√单数据读√√双数据读√√√√长数据（32位）读√(hw)√(lw)√(hw)√(lw)单数据写√√数据读/数据写√√√√双数据读/系数读√√√√√√外设读√√外设写√√2.各种方式所用到的总线读/写方式地址总线程序总线数据总2.3TMS320C54x的存储器分配2.3.1存储器空间2.3.2程序存储器2.3.3数据存储器2.3.4I/O存储器返回首页2.3TMS320C54x的存储器分配2.3.1存储2.3.1存储器空间TMS320C54x存储器由3个独立的可选择空间组成：程序空间、数据空间和I/O空间。程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。

2.3.1存储器空间TMS320C54x存储器由3个独立图2-2TMS320VC5402存储器分配图图2-2TMS320VC5402存储器分配图图2-3C5402扩展程序存储器图返回本节图2-3C5402扩展程序存储器图返回本节2.3.2程序存储器通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而，复位后这些向量可以被重新映象在程序存储器空间任何128字页的开始。这样，可以把向量表移出引导ROM，并重新配置其地址。

返回本节2.3.2程序存储器通过MP/和OVLY位的设置，可以实2.3.3数据存储器通过对处理器方式状态寄存器PMST的DROM位的设置，将片内ROM配置在数据存储器空间（DROM=1），这样，可以用指令将片内ROM作为数据存储器中的数据ROM来读取。复位时，DROM位被清0。64K字的数据存储器空间包括数据存储器映象寄存器，0000H～001FH是常用的CPU寄存器地址，0020H～005FH是片内外设寄存器的地址。表2-12.3.3数据存储器通过对处理器方式状态寄存器PMST的表2-1存储器映象寄存器名称地址说明IMR0中断屏蔽寄存器IFR1中断标志寄存器STO6状态寄存器0STl7状态寄存器1表2-1存储器映象寄存器名称地址说明IMR0中断屏蔽寄存名称地址说明AL8累加器A低16位AH9累加器A高16位AGAH累加器A最高8位BLBH累加器B低16位BHCH累加器B高16位BGDH累加器B最高8位TREGEH暂存器TRNFH状态转移寄存器AR0～710H～17H辅助寄存器SP18H堆栈指针BK19H循环缓冲大小BRC1AH块重复计数器RSA1BH块重复起始地址寄存器名称地址说明AL8累加器A低16位AH9累加器A高16位AG名称地址说明REA1CH块重复终止地址寄存器PMST1DH处理器方式状态寄存器XPC1EH扩展程序计数器TIM24H定时器0寄存器PRD25H定时器0周期寄存器TCR26H定时器0控制寄存器SWWSR28H软件等待状态寄存器BSCR29H分区转换控制寄存器SWCR2BH软件等待状态控制寄存器HPIC2CH主机接口控制寄存器TIM130H定时器1寄存器PRD131H定时器1周期寄存器TCR132H定时器1控制寄存器GPIOCR3CH通用I/O控制寄存器，控制主机接口和TOUTlGPIOSR3DH通用I/O状态寄存器，主机接口作通用I/O时有用返回本节名称地址说明REA1CH块重复终止地址寄存器PMST1DH处2.3.4I/O存储器除程序存储器空间和数据存储器空间外，C54x系列器件还提供了I/O存储器空间，利用I/O空间可以扩展外部存储器。

I/O存储器空间为64K字（0000h～FFFFh），有两条指令PORTR和PORTW可以对I/O存储器空间操作，读写时序与程序存储器空间和数据存储器空间有很大不同。

返回本节2.3.4I/O存储器除程序存储器空间和数据存储器空间外2.4中央处理单元（CPU）CPU的基本组成如下：CPU状态和控制寄存器40位算术逻辑单元（ALU）40位累加器A和B桶形移位寄存器乘法器/加法器单元比较、选择和存储单元（CSSU）

指数编码器返回首页2.4中央处理单元（CPU）CPU的基本组成如下：返回首1．算术逻辑单元（ALU）和累加器TMS320C54x使用40位算术逻辑单元（ALU）和两个40位累加器（ACCA和ACCB）来完成算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图2-4所示。1．算术逻辑单元（ALU）和累加器CB15～CB0DB15～DB0暂存器T符号控制符号控制乘数Y乘数XXY算术逻辑单元(ALU)累加器A累加器B乘数MAC输出移位器输出运算部件1）．算术逻辑单元（ALU）CB15～CB0DB15～DB0暂存器T符号控制符号控制乘数2）．累加器累加器A和B都可分成3个部分:累加器在CPU中的表示:AHAGALBHBGBL累加器A累加器A累加器B31—1615—039—3239—3231—1615—02）．累加器累加器A和B都可分成3个部分:累加器在CPU中例：假设累加器A=FF12345678H，执行带移位的STH和STL指令后，数据存储单元T中的结果：STHA，8，TSTHA，-8，TSTLA，8，TSTLA，-8，T例：假设累加器A=FF12345678H，执行带移位的S2．桶形移位寄存器如图所示为桶形移位寄存器的功能框图。桶形移位寄存器的输入可以为：①从DB获得的16位操作数；②从DB和CB获得的32位操作数；③从累加器A或B获得的40位操作数。桶形移位寄存器的输出连到ALU或经过MSW/LSW写选择单元至EB总线。2．桶形移位寄存器来自累加器ACB15～CB0DB15～DB0符号控制桶形移位器（-16~31）写选择MSW/LSW乘法器MUX来自累加器BTC（测试位）CSSUALUSXMT：-16~31ASM（4~0）：-16~15指令寄存器立即数：-16~15或0~15EB15～EB0桶形移位器来自累加器ACB15～CB0DB15～DB0符号控制桶形移位例对累加器A执行不同的移位操作ADDA，-4，BADDA，ASM，B例对累加器A执行不同的移位操作3．乘法器/加法器单元C54xCPU有一个1717位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。其功能框图如图2-6所示。乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。加法器还包括零检测器、舍入器（二进制补码）及溢出/饱和逻辑电路。

3．乘法器/加法器单元0来自累加器A溢出（OVA/OVB）结果0（ZA/ZB）加数Y加数XCB15～CB0DB15～DB0PB15～PB0暂存器T符号控制符号控制XY乘法器（17×17）小数/整数0检测舍入状态加法器（40）来自累加器B溢出模式（OVM）至累加器A/B乘数乘数Y乘数X乘法器/加法器单元0来自累加器A溢出（OVA/OVB）结果0（ZA/ZB）加数4．比较、选择和存储单元（CSSU）比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，选择累加器中较大的字并存储在数据存储器中，不改变状态寄存器ST0中的测试/控制位和传送寄存器（TRN）的值。4．比较、选择和存储单元（CSSU）累加器A比较COMP写选择MSW/LSW乘法器MUX累加器BCSSUEB15-EB0状态移位TRN测试TC桶形移位器比较、选择和存储单元累加器A比较COMP乘法器MUX累加器BCSSUEB15-E5．指数编码器指数编码器是用于支持单周期指令EXP的专用硬件。在EXP指令中,累加器中的指数值能以二进制补码的形式存储在T寄存器中,范围为8～31位。指数值定义为前面的冗余位数减8的差值,即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，该操作将产生负值。【例】EXP A ；（冗余符号位-8）→T寄存器ST T，EXPONET；将指数值存到数据存储器中NORMA ；对累加器进行归一化5．指数编码器指数编码器是用于支持单周期指令EXP的专用硬件6．CPU状态和控制寄存器TMS320C54x有三个状态和控制寄存器，分别为状态寄存器ST0、状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包括各种工作条件和工作方式的状态，PMST包括存储器配置状态和控制信息。状态寄存器ST0