计算机组成原理第章

计算机组成原理第五章存储系统的层次结构10/28/202215.1存储器概述5.1.1主存储器的分类

(1)RAM：随机读写，读写时间相同，存取时间与存储单元物理位置无关，断电后信息会丢失，一般用于暂存数据，充当主存和高速缓存。(2)ROM：读写时间相同，能读不能写，存放BIOS系统程序和用于微程序控制。

RAM和ROM是基于地址的随机存取。(3)SAM：顺序存取，存取时间长短与信息在存储体上的物理位置有关。(4)DAM：信息直接存取，存取时间与信息的物理位置有关，比SAM的存取时间短。10/28/20222

SAM和DAM通常统称为串行访问存储器。

(5)CAM：基于数据内容的随机存取。5.1.2存储系统的层次结构

Cache+主存+外存。

5.1节思考题：根据数据在主存中的不同存取方式，主存可以分为哪几种类型？各自有何特点？10/28/202235.2主存储器的组织

5.2.1主存的基本结构存储体(核心)地址线数据线读写控制线图5-2主存的基本结构地址译码驱动电路(译码器和驱动器)I/O和读写电路(读出放大器、写入电路、读/写控制电路)10/28/202245.2.2主存的主要技术指标1.主存容量

一个主存中存放的二进制代码总位数。用字表示：主存容量=存储单元个数×存储字长用字节表示：主存容量=存储单元个数×存储字长/82.存取速度②存取时间(Ta)。从一次读操作命令发出到该操作完成，将数据读出到数据线上所经历的时间。②存储周期(Tm)。主存进行一次完整的读写操作所需的全部时间。通常，Tm>Ta，破坏性读出存储器一般Tm=2Ta。

Ta与Tm的关系如图5-3所示。10/28/20225③主存带宽(Bm)。指每秒钟从主存进出信息的最大数量。Bm与Tm周期密切相关。5.2.3数据在主存中的存放方式1.64位存放方式不同长度的数据在主存中一个紧接着一个存放，一个Tm周期最多从主存中读/写64位数据。10/28/20226优点：主存空间利用比较充分。缺点：访存速度降低一半，存储器读写控制较复杂。2.起始位置存放方式不同长度的数据一律从一个存储字的起始位置开始存放，其余部分被浪费掉。10/28/20227优点：访问任何长度的数据都能在一个Tm周期完成，速度较快。缺点：若不同长度的数据出现的概率相同，主存空间浪费很大。图5-5数据的起始位置存放方式10/28/20228

3.边界存放方式

字节数据的起始地址无限制；半字数据的起始地址最末一位必须是0；单字数据的起始地址的最末两位必须是00；双字数据的起始地址的最末三位必须是000。图5-6数据的边界存放方式10/28/20229优点：访问任何长度的数据都可以在单个Tm周期内完成，比64位和起始位置存放方式都能节省存储空间。缺点：仍有部分存储空间被浪费。例5.1：某机器字长32位，主存按字节编址，有4种不同长度的数据。现在给出10个数据，依次为字节、半字、双字、单字、字节、单字、双字、半字、单字、字节。若要将这10个数据顺序存入主存(顺序不能改变)，并保证既省存储空间，又能确保任何长度的数据都能在单个Tm周期内完成读写。根据上述描述，应选择何种数据存放方式？为什么？并画出主存中数据存放示的意图。10/28/202210解：选择边界存放方式。该存放方式对字节数据的起始地址无限制，半字数据的起始地址最末一位必须为0，单字数据的起始地址最末两位为00，双字数据的起始地址最末三位为000，故单个Tm周期内既能完成任何长度的数据的访问，又可节省存储空间。主存中数据存放示意图如下。图5-7例5.1示意图10/28/2022115.3SRAM存储器5.3.1SRAM的工作原理用双稳态电路存储0和1，信息读出后不需再生，存取速度很快，断电后原存数据丢失(易失性)。10/28/2022125.3.2SRAM的读写原理

采用双译码方式来进行读写操作和组织更大的存储容量。10/28/2022135.3.3SRAM的读/写周期波形图(1)读出时间(tAQ)：从给出有效地址开始到外部数据总线上稳定地出现所读出的数据时所经历的时间。(2)读周期时间(tRC)

：指存储器进行两次连续读操作时的间隔时间。通常，tRC时间≥tAQ时间。1.SRAM的读周期波形图10/28/202214在SRAM的读周期中，AB线总是最先有效。

SRAM读数据时，CS和OE信号必须同时有效，并由高电平转为低电平。从AB线有效开始，经过读出时间tAQ，I/O线上就会出现有效读出数据。随后，CS和OE信号恢复成高电平，只有到tRC之后，才允许AB线发生改变。2.SRAM的写周期波形图10/28/202215在SRAM的写周期中，仍然是地址线最先有效，接着是CS和WE低电平有效，两者相“与”的宽度应=写周期时间tWC。这时，I/O线上必须置有效写入数据，并在写入数据时间段tWD内将数据写入到存储器中。完成了写操作之后，即撤消WE和CS命令。为了保证写操作的可靠性，I/O线上的写入数据还需要有一段维持时间tHD，CS的维持时间一般都比读周期时间长。通常，tRC时间=tWC时间，因此把两者被统称为存取周期。5.3节思考题：1.SRAM采用何种方式保存信息？2.简述SRAM读、写周期波形图。10/28/2022165.4.DRAM存储器5.4.1DRAM存储器的工作原理

利用电容存储电荷原理存储数据，依靠定时刷新和读后再生对信息进行保存，如果电容上有足够的电荷，存储“1”，否则，存储“0”。1.DRAM写1到存储元的原理输出缓冲器/读放和刷新缓冲器被关闭，输入缓冲器被打开，R/W线低电平，输入数据DIN=1被送到存储元位线上，行线高电平，打开MOS管，位线上的高电平给电容器充电，从而存储“1”。10/28/2022172.DRAM写0到存储元的原理

输出缓冲器/读放和刷新缓冲器被关闭，输入缓冲器被打开，输入数据DIN=0被送到存储元位线上；行线高电平，打开MOS管，电容电荷通过MOS管和位线放电，从而存储“0”。10/28/2022183.DRAM从存储元读“1”

输入缓冲器和刷新缓冲器被关闭，输出缓冲器被打开，R/W线和行线均为高电平，打开MOS管，电容器上所存数据1被送到位线上，再通过输出缓冲器发送到DOUT=1。10/28/2022194.DRAM的刷新过程

DRAM读出1后，输入缓冲器被关闭，刷新缓冲器和输出缓冲器被打开，读出数据DOUT=1，经刷新缓冲器送到位线上，再经MOS管将1写到电容上。图5-15刷新存储元110/28/202220A0～A9A10～A195.4.2

DRAM的逻辑结构

DRAM与SRAM相比：①增加了行、列地址锁存器。②增加了刷新计数器和相应的控制电路。5.4.3DRAM读写周期与刷新周期

DRAM读周期和写周期是指从行选通线RAS下降沿开始，到下一个RAS信号的下降沿为止的时间段，即CPU连续两个读周期的时间间隔。10/28/202221通常情况下，DRAM的读周期=写周期。1.DRAM的读周期当地址线上的行地址有效时，行选通线RAS低电平有效，打入行地址锁存器；接着，地址线上传送列地址，并用列选通信号CAS(低电平有效)打入列地址锁存器。经行、列地址译码，读/写命令R/W=1，高电平有效，数据线上便出现有效的输出数据。10/28/2022222.DRAM的写周期

R/W=0，低电平有效，此时，数据线上必须送入准备写入的有效数据DIN(1或0)。10/28/2022233.DRAM的刷新(1)DRAM为什么要有刷新操作？(2)刷新周期：指DRAM刷新一行所需要的时间。(3)刷新间隔：指从某一行本次刷新到下一次刷新的间隔时间。(4)刷新方式①集中刷新。在每个刷新周期内，对DRAM的所有行都刷新一遍。10/28/202224优点：读写操作不受刷新操作影响，存取速度较快。缺点：刷新期间必须停止读写，称为“死区”。②分散刷新。在正常的读/写周期之间插入行刷新。刷新间隔时间=刷新周期/行数。优点：避免了CPU连续长时间等待，刷新总时间与集中刷新相同。缺点：拉长了系统存取周期，降低了整机速度。10/28/202225③异步刷新集中式刷新与分散式刷新的综合。既充分利用了刷新间隔时间，又能保证系统的高效性。优点：减少了刷新次数，选用性较好。缺点：仍有死区，但比集中刷新方式小得多。(5)刷新控制①异步控制②同步控制③半同步控制10/28/202226

5.4.4

主存容量的扩展

d=扩充后的存储器总容量/所用芯片的容量1.位扩展：增加芯片的存储字长。连接方式：AB线和CB线公用，与每个芯片连接，DB线单独分开与芯片的I/O端连接。例5.2：给定1M×4位SRAM芯片，要求组成一个容量为1M×8位的SRAM存储器，并画出连接示意图。解：d=(1M×8)/(1M×4)=2(片)。主存容量1M不变，存储字长8位。连接方法：AB线和CB线作为公用线与两个芯片连接，DB线分为高4位和低4位，高4位与SRAM2芯片的I/O端连接，低4位与SRAM1芯片的I/O端连接，如下图所示。10/28/20222710/28/202228

例5.3：利用64K×1的SRAM芯片，采用位扩充方式设计一个64K×8的存储器，并画出该存储器逻辑框图。解:d=(64K×8)/(64K×1)=8(片)。CPU的16根AB线和8根DB线与各芯片相连，芯片的16根AB线、1根DB线，把8个芯片的AB线A15-A0分别连在一起，各芯片的CS线及WE线也分别连到一起，DB线D7-D0各自独立，每片代表一位。如右图所示。

10/28/202229

2.字扩展：增加存储字的数量，位数不变。AB线、DB线、WE线并联，由CS信号来区分各个芯片。例5.4：利用16K×8的SRAM芯片，采用字扩充方式组成64K×8的存储器，并画出该存储器的逻辑框图。解：d=(64K×8(/(16K×8)=4(片)。

CPU的16根AB线、8根DB线与存储器相连；存储芯片有14根AB线、8根DB线，其中4个芯片的AB线A13-A0、DB线D7-D0及读写CB线WE并联在一起，CPU高位AB线A15、A14经过一个地址译码器产生4个CS信号，分别选中4个芯片中的一个。存储器的逻辑框图下图所示。10/28/2022303.字位扩展字数方向和位数方向同时扩展，增加存储字的数量和存储字长，以构成容量较大的存储器。10/28/2022315.4节思考题1.简述DRAM的写“1”、写“0”和读“1”过程。2.DRAM为什么要进行刷新操作？有哪些刷新方式？各种刷新方式有何优缺点？3.扩展主存容量时，如何计算所需芯片的数量？10/28/2022325.5Cache存储器5.5.1程序局部性原理

Cache技术利用程序局部性原理，把程序中正在使用的部分存放在一个高速的容量较小的Cache中，使CPU的访存操作大多数只针对Cache进行，以提高程序的执行速度。5.5.2Cache的功能解决CPU和主存之间速度不匹配问题，高速地向CPU提供指令和数据，加快程序的执行速度。10/28/2022335.6.3Cache的基本原理10/28/2022345.5.4cache命中率增加一个cache，相当于在性能上使主存的平均读出时间接近于cache的读出时间。为此，在存储器访问中，cache的命中率应尽可能接近于1。在一个程序执行期间，设Nc代表Cache完成存取的总次数，Nm代表主存完成存取的总次数，h代表Cache的命中率，则：h=Nc/(Nc+Nm)

若tc代表命中时cache访问时间，tm代表命中时主存访问时间，1-h表示未命中率，则cache/主存系统的平均访问时间ta为：ta=htc+(1-h)tm。10/28/202235设r=tm/tc表示主存慢于cache的倍率，e表示访问效率，则有：

e=tc/ta=tc/htc+(1-h)tm=1/h+(1-h)r=1/r+(1-r)h例5.5：CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为25ns，求cache/主存系统的效率和平均访问时间。解：h=Nc/(Nc+Nm)=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h=1/((5+(1-5)×0.95)≈83.3%ta=tc/e=50ns/0.833≈60ns。10/28/2022365.5.5主存与cache的地址映射1.全相联映射主存的任何一个块都可以直接拷贝到Cache中的任意一行上。灵活较好，块冲突概率低，空间利用率最高，地址变换速度慢，成本高，只适合于小容量的Cache采用。

10/28/2022372.直接映射

只能将一个主存块拷贝到Cache中的一个特定行位置上去。若Cache的这一行中已经有内容，则会产生块冲突，原来的块将被无条件地替换出去。10/28/2022383.组相联映射方式全相联映射和直接映射的折衷方案。

将主存按Cache大小等分成若干个区，再将cache和主存中的每个区等分成大小相同的若干组，组间采用直接映射方式，组内采用全相联映射方式。10/28/2022395.5.6

Cache中主存块的替换算法1.RND算法(随机替换)

不管Cache的使用情况如何，只根据一个随机数从特定的行位置随机选择一个主存块替换掉。优点：硬件实现容易，速度较快。缺点：Cache命中率和工作效率可能被降低。2.FIFO算法(先进先出)

按照主存块调入Cache的先后次序来决定替换的顺序，最先进入Cache的块为被替换的块。优点：硬件实现容易，开销小。缺点：需要记录每个块进入Cache的先后次序，一些10/28/202240经常需要使用而又最早进入Cache的程序可能被替换掉。3.LRU算法(近期最少使用)

将CPU近期最少使用的块作为被替换的块。每行设置一个计数器记录Cache中各块的使用情况。新行建立后，从0行开始计数，每访问一次，被访问行的计数器+1。替换时，比较计数器的值，计数值最小的一行将被换出，计数器清零。10/28/202241第五章课后练习题及答案一.单选1.动态半导体存储器的特点是()。A.在工作中存储器内容会产生变化B.每次读出后，需要根据原存内容重新写入一遍C.每隔一定时间，需要根据原存内容重新写入一遍D.在工作中需要动态地改变访存地址2.高速缓冲存储器cache一般采取()。A.随机存取方式B.顺序存取方式C.半顺序存取方式D.只读不写方式3.若存储周期250ns，每次读出16位，则该存储器的数据传送率为()。A.4×106字节/秒B.4M字节/秒C.8×106字节/秒D.8字节/秒4.半导体静态存储器SRAM的存储原理是()。A.信息不再变化B.依靠定时刷新C.依靠读后再生D.依靠双稳态电路5.下列关于存储器的叙述正确的是()。A.CPU的访存时间取决于存储器的容量B.DRAM需要定时刷新10/28/202242C.CPU可随机访问ROM中的任一单元D.ROM和RAM统一编址6.辅助存储器的容量取决于()。A.CPU的数据宽度B.CPU的地址宽度C.CPU的数据和地址宽度D.与CPU类型无关7.下列存储结构中，()对程序员是透明的。A.通用寄存器B.主存C.控制存储器D.堆栈8.CPU可以直接访问的存储器是()。A.磁盘B.磁带C.光盘D.主存9.若由高速缓存、主存、硬盘构成三级存储体系，则CPU访问该存储体系时发送的地址是()。A.高速缓存地址B.虚拟地址C.主存物理地址D.磁盘地址10.在三级存储体系结构中，主存与cache之间的信息调度过程，对()是不透明的。A.应用程序员B.系统程序员C.操作系统D.硬件设计人员11.下列存储器中，()的速度最快。A.主存B.磁盘C.磁带D.控制存储器12.某RAM芯片的容量为128K×16位，除电源和接地端外，该芯片引出线的最少数目是()。10/28/202243A.33B.35C.25D.2613.半导体静态存储器是指()。A.使用电容进行记忆B.只要维持电源就能保存记忆C.一般情况只能读出D.以上都不是14.动态RAM利用()存储信息。A.门电路B.寄存器C.电容D.触发器15.EEPROM是()存储器。A.固定掩模型B.一次可编程写入型C.紫外线擦除可编程写入型D.以上都不是16.一般说来，直接映射常用在()。A.小容量cacheB.大容量高速cacheC.小容量低速cacheD.大容量低速cache17.在下列cache替换算法中，一般说来()的速度最快。A.随同法B.先进先出法C.后进先出法D.近期最少使用法18.组相联映射和全相联映射通常适合于()。A.小容量cacheB.大容量cacheC.小容量ROMD.大容量ROM19.存储器的随机访问方式是指()。A.可随意访问存储器B.按随机文件访问存储器10/28/202244C.可对存储器进行读出与写入D.可按地址访问存储器任一编址单元，其访问时间相同且与地址无关20.下列叙述正确的是()。A.主存可由RAM和ROM组成B.主存只能由ROM组成C.主存只能由RAM组成D.主存只能由SRAM组成21.设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其寻址范围是()。A.16MB.8MC.4MD.2M22.设机器字长为32位，存储容量为16MB，若按双字寻址，其寻址范围是(D)。A.8MB.16MC.4MD.2M23.在程序的执行过程中，cache与主存的地址映射是由()。A.操作系统不定期管理

B.程序员调度的C.由硬件自动完成的

D.用户软件完成的二.填空1.存储器是存放___________的记忆设备。2._______是存储器中最小的存储单位。3.内存的存储容量是________的总和。10/28/2022454.计算机多级存储器体系结构由________构成。5.Cache是位于位于_________之间的存储器。6.与主存储器相比，cache的存取速度_____，存储容量_____。7.主存能和cache交换___________。8.SRAM的优点是存取速度_____，但存储容量比DRAM_____。9.利用64K×1的SRAM芯片，采用位扩充方式设计一个64×8的存储器，需要____个芯片。10.利用16K×8的SRAM芯片，采用字扩充方式组成64K×8的存储器，需要__个芯片。11.CPU与Cache间以__为单位交换数据；Cache与主存间以__为单位交换数据。12.主存中的任何一