电子技术基础-第7章可编程逻辑器件-课件

第七章可编程逻辑器件7.1概述7.2可编程逻辑器件基础PLD逻辑表示法逻辑阵列的PLD表示法应用举例7.3通用阵列逻辑GAL第七章可编程逻辑器件7.1概述7.1概述PLD出现的背景电路集成度不断提高SSIMSILSIVLSI计算机技术的发展使EDA技术得到广泛应用设计方法的发展自下而上自上而下用户需要设计自己需要的专用电路专用集成电路（ASIC－ApplicationSpecificIntegratedCircuits）开发周期长，投入大，风险大可编程器件PLD：开发周期短，投入小，风险小7.1概述PLD出现的背景电路集成度不断提高7.1概述PLD器件的优点集成度高，可以替代多至几千块通用IC芯片极大减小电路的面积，降低功耗，提高可靠性具有完善先进的开发工具提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性可以反复地擦除、编程，方便设计的修改和升级灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间,保密性好7.1概述PLD器件的优点集成度高，可以替代多至7.1概述PLD的发展趋势向高集成度、高速度方向进一步发展最高集成度已达到400万门向低电压和低功耗方向发展5V3.3V2.5V1.8V更低内嵌多种功能模块RAM，ROM，FIFO，DSP，CPU向数、模混合可编程方向发展7.1概述PLD的发展趋势向高集成度、高速度方向进7.1概述大的PLD生产厂家最大的PLD供应商之一FPGA的发明者，最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品7.1概述大的PLD生产厂家www.altera.c7.1概述可编程专用集成电路ASIC(ApplicationSpecificIntegratedCircuit)是面向用户特定用途或特定功能的大规模、超大规模集成电路。分类：按功能分为数字的、模拟的、数字和模拟混和三种。按制造方式分为全定制、半定制ASIC、可编程三种。7.1概述可编程专用集成电路ASIC(AppliPLD器件的分类－－按集成度可编程逻辑器件(ProgrammableLogicDevice)为通用器件，分为低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路高密度，已经有超过400万门的器件EPLD,CPLD,FPGA可用于设计大规模的数字系统集成度高，甚至可以做到SOC（SystemOnaChip）PLD器件的分类－－按集成度可编程逻辑器件(ProgrammPLD器件的分类－－按结构特点基于与或阵列结构的器件－－阵列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于门阵列结构的器件－－单元型现场可编程逻辑门阵列FPGA：是集成度和结构复杂度最高的可编程ASIC。运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元的逻辑设计可选用FPGA实现。PLD器件的分类－－按结构特点基于与或阵列结构的器件－－阵列按制造技术和编程方式进行分类熔丝或反熔丝编程器件－－Actel的FPGA器件体积小，集成度高，速度高，易加密，抗干扰，耐高温只能一次编程，在设计初期阶段不灵活SRAM－－大多数公司的FPGA器件可反复编程，实现系统功能的动态重构每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序EEPROM－－大多数CPLD器件可反复编程不用每次上电重新下载，但相对速度慢，功耗较大按制造技术和编程方式进行分类熔丝或反熔丝编程器件－－Acte可编程ASIC的编程方式可编程ASIC的编程方式有两种：采用专用编程器进行编程在系统编程甩掉了专用编程器，而且也不用将芯片从电路系统取下，只利用计算机和一组下载电缆就可以在系统编程。Lattice和Xilinx等几家大公司现在都有在系统可编程ASIC产品。在系统编程方式方便了用户。

可编程ASIC的编程方式可编程ASIC的编程方式有两种：可编程ASIC的一般开发步骤设计输入(entry)功能模拟(functionsimulation)逻辑分割(partitioning)布局和布线(placeandrouting)时间模拟(timingsimulation)写入下载数据(download)可编程ASIC的一般开发步骤设计输入(entry)ASIC开发步骤流程图ASIC开发步骤流程图TOP—DOWN设计思想自顶向下（TOP—DOWN）设计首先是从系统级开始入手。把系统分成若干基本单元模块，然后再把作为基本单元的这些模块分成下一层的子模块。图7-2top-down设计图TOP—DOWN设计思想自顶向下（TOP—DOWN）设计首先TOP—DOWN设计思想采用TOP—DOWN层次结构化设计方法，设计者可在一个硬件系统的不同层次的模块下进行设计。总体设计师可以在上层模块级别上对其下层模块设计者所做的设计进行行为级模拟验证。在TOP—DOWN的设计过程中，划分每一个层次模块时要对目标模块做优化，在实现模块时要进行模拟仿真。虽然TOP—DOWN的设计过程是理想的，但它的缺点是得到的最小可实现的物理单元不标准，成本可能较高。TOP—DOWN设计思想采用TOP—DOWN层次结构化设计方BOTTOM—UP设计思想BOTTOM—UP层次结构化设计是TOP—DOWN设计的逆过程。它虽然也是从系统级开始的，即从图7-2中设计树的树根开始，但在层次模块划分时，首先考虑的是实现模块的基本物理单元是否存在，划分过程必须是从存在的基本单元出发。BOTTOM—UP设计思想BOTTOM—UP层次结构化设计是BOTTOM—UP设计思想设计树最末枝上的单元要么是已经制造出的单元，要么是已经开发成功的单元，或者是可以买得到的单元。自底向上(BOTTOM—UP)的设计过程采用的全是标准单元，通常比较经济。但完全采用自底向上的设计有时不能完全达到指定的设计目标要求。BOTTOM—UP设计思想设计树最末枝上的单元要么是已经制造BOTTOM—UP设计思想用可编程ASIC实现一个好的电子系统设计通常采用TOP—DOWN和BOTTOM—UP两种方法的结合，充分考虑设计过程中多个指标的平衡。BOTTOM—UP设计思想用可编程ASIC实现一个好的电子系设计库及库元件在层次设计中所用的模块有两种：预先设计好的标准模块由用户设计的具有特定应用功能的模块前者一般要存放在EDA开发系统中各种类型的文件库之中，后者必须经过模型仿真和调试证明无误后，建立一个图形符号存放在用户的设计库中准备在更上层的设计中使用。设计库及库元件在层次设计中所用的模块有两种：设计库及库元件设计库中比较高级的模块一般由两个模型构成：模块的图形符号模块的功能模型图形符号在建立原理图时使用，功能模型在逻辑模拟仿真时使用。设计库及库元件设计库中比较高级的模块一般由两个模型构成：设计库及库元件模块的功能模型可以是逻辑图形式，也可以是VHDL描述的，还可以是真值表或逻辑方程式描述的。一个已知的图形符号可以用来代表一个或几个功能模型，这些模型的功能相同，参数可以不同。例如2输入与非门7400、74LS00，74S00，功能相同，但是传输延时，功耗不相同。设计库及库元件模块的功能模型可以是逻辑图形式，也可以是VHD画层次原理图画层次原理图类似于用逻辑门符号画一个逻辑图，先将选用的模块符号和连结器符号放在画页上，然后用连线将它们连结起来，最后将选用的符号名放在相应的模块及其结点上。选用符号名要注意遵循以下规则：一般把在一个层次原理图中所使用的模块的每一个拷贝叫做这个模块的例化。画层次原理图画层次原理图类似于用逻辑门符号画一个逻辑图，先将画层次原理图为了模拟仿真和建立设计文件，每个例化都要起一个名字。４位全加器模块FA4起名为Adder。画层次原理图为了模拟仿真和建立设计文件，每个例化都要起一个名画层次原理图Adder的模块由4个一位全加器子模块FA1实现，这四个子模块分别起名为add0、add1、add2、add3。画层次原理图Adder的模块由4个一位全加器子模块FA1实现画层次原理图构成一位全加器的各个逻辑门及其信号线也要起一个名，它们的名字分别是Ｘ1、Ｘ2、A1、A2、A3、R1。画层次原理图构成一位全加器的各个逻辑门及其信号线也要起一个名画层次原理图为了调试或模拟仿真，常常要研究模块中的一个指定信号。例如，假设要研究图7-3中１位全加器FA1的工作情况，需要观察完整系统模拟时的信号x1的值。因为有４个FA1的例化，例化名称要被合并成如下的信号名，顶层模块名／次层模块名：信号名。因此，要监视全加器add2这个例化中信号线x1的时候，这个信号名应该写成Adder／add2：x1通过上述的书写规则，就可指定顶层模块中adder中的模块add2的信号x1，这个起名规则可以扩展到任何一个层次。画层次原理图为了调试或模拟仿真，常常要研究模块中的一个指定信层次联接器符号和总线为了建立层次原理图，一个抽象级别的模块输入和输出引脚的名称要与次层模块原理图相应信号的名称保持唯一性或者一致性，如图7-４所示。输入连接器输出连接器层次联接器符号和总线为了建立层次原理图，一个抽象级别的模块输层次联接器符号和总线当模块有多重输入和输出信号时，层次的相互连接器画成如图7-5所示的总线形式。A(3:0)={A(3)A(2)A(1)A(0)}B(3:0)={B(3)B(2)B(1)B(0)}S(3:0)={S(3)S(2)S(1)S(0)}层次联接器符号和总线当模块有多重输入和输出信号时，层次的相互层次联接器符号和总线为了进一步简化模块原理图画法，有时常常在模块上定义多重引脚，如图7-5(b)所示。每个多重引脚代表一组相关信号的集合，允许把总线直接联接到模块的引脚上，但是必须清楚每条总线代表的是4个信号的联接。层次联接器符号和总线为了进一步简化模块原理图画法，有时常常在层次化设计的模拟采用层次设计实现的系统必须进行设计模拟和验证。一个层次设计中最底层的元件或模块必须首先进行模拟仿真，当其工作正确之后，再进行高一抽象级别模块的模拟仿真。最后还要对最上层系统进行模拟仿真，最终完成系统设计。层次化设计的模拟采用层次设计实现的系统必须进行设计模拟和验证层次化设计的模拟在模拟仿真时，首先要将模块用相应的电路来代替，称为展平，展平工作一直做到最底层模块都用基本的逻辑门实现为止。在展平过程中所有元件及所有的信号线都必须有指定过的名称。模拟仿真结果可以是给出正确的波形，也可以是给出一些时延参数。图６给出的是用总线表示的波形。层次化设计的模拟在模拟仿真时，首先要将模块用相应的电路来代替层次化设计的模拟图６给出的是用总线表示的波形。01111011101100000000S(3:0)01100110011001100000A(3:0)00010001010101010000B(3:0)1210750Time表格形式的模拟值波形表示的模拟值层次化设计的模拟图６给出的是用总线表示的波形。01111017.2可编程逻辑器件基础⒈PLD的逻辑表示⑴PLD中阵列及其阵列交叉点的逻辑表示⑵PLD中基本逻辑单元的PLD表示⒉逻辑阵列的PLD表示法应用举例7.2可编程逻辑器件基础⒈PLD的逻辑表示⒈PLD的逻辑表示⑴PLD中阵列及其阵列交叉点的逻辑表示①PLD中阵列交叉点的逻辑表示②PLD中与阵列和或阵列的逻辑表示⒈PLD的逻辑表示⑴PLD中阵列及其阵列交叉点的逻辑表示①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。(a)表示实体连结，就是行线和列线在这个交叉点处实在连接，这个交叉点是不可编程点，在交叉点处打上实心点。①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。(b)表示可编程连接。无论×或表示该符号所在行线和列线交叉处是可编程点，具有一个可编程单元。①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。在采用熔丝工艺的PLD器件中，器件出厂后用户编程之前，所有可编程点处的熔丝都处于接通状态，习惯上都用×表示熔丝接通，因此可编程点上处处都打×或。①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。PLD器件被用户编程后，可编程点上的熔丝有的烧断，有的接通。编程后可在编程点上仍打有×，这时的×表示可编程点被编程后熔丝接通。①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。熔丝烧断的可编程点上的×消失，行线和列线不相接，这种情况用图(c)表示。

①PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方②PLD中与阵列和或阵列的逻辑表示与阵列如图(a)所示。在二极管与门的各支路与输出之间接入熔丝。熔丝保留的各支路的输入为有效输入，输出F是熔丝保留各支路输入的与逻辑函数。图(b)是PLD表示。图(a)和图(b)是熔丝全部保留的与阵列表示情况。F(A，B，C)=0。②PLD中与阵列和或阵列的逻辑表示与阵列如图(a)所示。在二②PLD中与阵列和或阵列的逻辑表示图(c)是烧断3个熔丝的情况，图(d)是图(c)的PLD表示。②PLD中与阵列和或阵列的逻辑表示图(c)是烧断3个熔丝的②PLD中与阵列和或阵列的逻辑表示可编程或阵列，其构成原理与可编程的与阵列相同。②PLD中与阵列和或阵列的逻辑表示可编程或阵列，其构成原理与②PLD中与阵列和或阵列的逻辑表示图(c)是烧断1个熔丝的情况，图(d)是图(c)的PLD表示。②PLD中与阵列和或阵列的逻辑表示图(c)是烧断1个熔丝的⒈PLD的逻辑表示⑵PLD中基本逻辑单元的PLD表示①输入缓冲器和反馈缓冲器②输出极性可编程的异或门③地址选择可编程的数据选择器④可编程数据分配器的逻辑表示⑤激励方式可编程的时序记忆单元的PLD表示⑥PLD中与阵列的缺省表示⑦双向输入/输出和反馈输入的逻辑表示⒈PLD的逻辑表示⑵PLD中基本逻辑单元的PLD表示①输入缓冲器和反馈缓冲器在PLD中有二种特殊的缓冲器，它们是输入缓冲器和反馈缓冲器，这二种缓冲器有相同的电路构成，图7-10给出它们的PLD表示，它们是单输入、双输出的缓冲器单元，一个是高有效输出端，即同极性输出端。另一个是低有效输出端，即反极性输出端。①输入缓冲器和反馈缓冲器在PLD中有二种特殊的缓冲器，它们是①输入缓冲器和反馈缓冲器与曾经学过的输出三态缓冲器不同，注意二者之间的区别。输入缓冲器和反馈缓冲器输出只有0、1两个逻辑状态。而输出三态缓冲器除了有0、1两个逻辑状态外，还有一个称为高阻(Z)的状态。①输入缓冲器和反馈缓冲器与曾经学过的输出三态缓冲器不同，注意②输出极性可编程的异或门在PLD中为了实现输出极性可编程，常采用图(a)所示的异或门结构。当熔丝烧断，异或门输出极性为低有效，即否则异或门输出高有效Q0=P⊕0=P。②输出极性可编程的异或门在PLD中为了实现输出极性可编程，常②输出极性可编程的异或门图(b)是编程后熔丝保留，输出极性编程为高有效。图(c)是编程熔丝烧断，输出极性编程为低有效。②输出极性可编程的异或门图(b)是编程后熔丝保留，输出极性③地址选择可编程的数据选择器地址选择可编程的数据选择器如图7-12所示。地址选择端编程后，若列线与行线相接且接地，其输入为逻辑0。否则，列线与行线断开其输入为逻辑1。二选一数据选择器四选一数据选择器根据编程情况，地址选择端的输入有00，01，10，11四种情况。③地址选择可编程的数据选择器地址选择可编程的数据选择器如图7④可编程数据分配器的逻辑表示可编程逻辑分配器如图7-13所示。图7-13可编程逻辑分配器图中的核心部分是可编程逻辑分配器可编程熔丝S1S0的不同编程值，使乘积项簇分别被分配到n+1号、n号、n-1号、n-2号宏单元。FUSE1正常时(默认状态)不熔断，乘积项簇的信号传不到n号宏单元。若编程后FUSE1熔断，乘积项簇信号可以传到n号宏单元。如果FUSE2熔断，异或门反极性传输，否则异或门原极性传输，n号宏单元接收信号与乘积项簇信号同相。④可编程数据分配器的逻辑表示可编程逻辑分配器如图7-13所示⑤激励方式可编程的时序记忆单元的PLD表示时序记忆单元有二种，即锁存器和触发器。输出的状态只受输入激励信号控制的时序记忆单元是锁存器。只有在时钟信号控制下才能得到受输入激励信号决定的相应输出状态的时序记忆单元是触发器。二种时序记忆单元的根本区别是输出状态的变化是否取决于时钟信号的控制。⑤激励方式可编程的时序记忆单元的PLD表示时序记忆单元有二种⑤激励方式可编程的时序记忆单元的PLD表示图7-14是激励方式可编程的时序记忆单元的PLD表示。通过编程，使R/L端为0，Q端的输出状态只与激励信号有关并受D决定，图所示电路为D锁存器。通过编程，若使R/L端为1，电路只有在时钟脉冲信号CLK的驱动下，Q端的状态变化受D端的激励信号决定，该电路具有D触发器功能。⑤激励方式可编程的时序记忆单元的PLD表示图7-14是激励方⑥PLD中与阵列的缺省表示在PLD器件与阵列中常看到图7-15中给出的几种表示。输出为Z1的与门4个输入变量全部被编程后输入，4个交叉点均画×。因此，⑥PLD中与阵列的缺省表示在PLD器件与阵列中常看到图7-1⑥PLD中与阵列的缺省表示同理：Z2为Z1的缺省表示。这时的阵列交叉点上均未画×，而在与门符号内却画有×，。⑥PLD中与阵列的缺省表示同理：Z2为Z1的缺省表示。这时的⑥PLD中与阵列的缺省表示输出为Z3的与门输入阵列交叉点上无×，与门符号内也无×，这是浮动状态的逻辑表示。浮动输入状态代表与阵列编程后熔丝全部熔断，4个输入全都不同与门相接，相当与门输入悬空，与门输出为高电平，即输出逻辑“1”⑥PLD中与阵列的缺省表示输出为Z3的与门输入阵列交叉点上无⑦双向输入/输出和反馈输入的逻辑表示双向输入/输出和反馈输入结构是PLD结构的特点之一，乘积项Pn+1为三态输出缓冲器的使能端控制信号。1SmSmFeedback=Sm⑦双向输入/输出和反馈输入的逻辑表示双向输入/输出和反馈输入⑦双向输入/输出和反馈输入的逻辑表示由于各阵列交叉点全打有×，所以n+1号与门输出为逻辑“0”，三态输出缓冲器禁止，其输出为高阻。0高阻×加到与阵列上⑦双向输入/输出和反馈输入的逻辑表示由于各阵列交叉点全打有×⒉逻辑阵列的PLD表示法应用举例二位串行进位加法器的原理框图如图7-18(a)所示。输入输入输入输入输出其阵列表示如图7-18(b)所示。⒉逻辑阵列的PLD表示法应用举例二位串行进位加法器的原理框图⒉逻辑阵列的PLD表示法应用举例×⒉逻辑阵列的PLD表示法应用举例×7.3通用阵列逻辑GAL⒈GAL(GenericArrayLogic)的结构及其工作原理GAL的基本阵列结构GAL的工作模式和逻辑组态GAL16V8的编程GAL22V10介绍⒉VHDL语言介绍⒊GAL应用举例7.3通用阵列逻辑GAL⒈GAL(Generic7.3通用阵列逻辑GAL⒈GAL的结构及其工作原理⑴GAL的基本阵列结构通用型GAL16V8的电路结构GAL16V8的结构控制字GAL16V8的OLMC⑵GAL的工作模式和逻辑组态⑶GAL16V8的编程7.3通用阵列逻辑GAL⒈GAL的结构及其工作原理⑴GAL的基本阵列结构图7-19给出GAL的基本结构框图。⑴GAL的基本阵列结构图7-19给出GAL的基本结构框图。逻辑宏单元输入/输出口输入口时钟信号输入使能控制可编程与阵列固定或阵列2，3，4，5，6，7，8，9是专用输入引脚1，11，12，13，14，17，18，19各引脚可通过编程组态设为输入引脚12，13，14，17，18，19各引脚可通过编程组态设为输出引脚，15，16专用输出引脚逻辑宏单元输入/输出口输入口时钟信使能控制可编程与阵列固定或GAL16V8的结构控制字GAL和PAL不同之处是GAL的输出电路增加了输出逻辑宏单元OLMC(OutputLogicMacroCell)。GAL的输出电路可编程。GAL的结构控制字有5种，82位：SYN：同步控制字1位，对8个宏单元是公共的；AC0：结构控制字1位，对8个宏单元是公共的；AC1(n)：结构控制字8位，每个宏单元一个；XOR(n)：极性控制字8位，每个宏单元一个；PTD：乘积项禁止控制字64位，每个与门一个。GAL16V8的结构控制字GAL和PAL不同之处是GAL的输GAL16V8的OLMC的内部电路构成OLMC的内部电路构成如图7-21所示。乘积项多路开关输出多路开关三态多路开关反馈多路开关来自1号引脚导通高阻OE=1,导通OE=0,高阻用户编程决定输出三态缓冲器状态VCC地电平OE第一与项00011011TSMUX输入信号AC0AC1(n)表7-1AC0AC1(n)对TSMUX控制表Q端信号本级输出端邻级输出地电平反馈缓冲器输入端信号来源寄存器Q端本级输出邻级输出地电平10—11—0—10—0FMUX输入信号AC0AC1(n)AC1(m)表7-2AC0AC1对FMUX控制表GAL16V8的OLMC的内部电路构成OLMC的内部电路构成AC0和AC1(n)对TSMUX的全部控制作用见表7-1。导通高阻OE=1,导通OE=0,高阻用户编程决定输出三态缓冲器状态VCC地电平OE第一与项00011011TSMUX输入信号AC0AC1(n)表7-1AC0AC1(n)对TSMUX控制表AC0和AC1(n)对TSMUX的全部控制作用见表7-1。导FMUX的全部控制功能如表7-2所示。Q端信号本级输出端邻级输出地电平反馈缓冲器输入端信号来源寄存器Q端本级输出邻级输出地电平10—11—0—10—0FMUX输入信号AC0AC1(n)AC1(m)表7-2AC0AC1对FMUX控制表FMUX的全部控制功能如表7-2所示。Q端信号反馈缓冲器输寄⑵GAL的工作模式和逻辑组态GAL16V8、GAL20V8系列器件的OLMC有寄存器模式、复杂模式、简单模式三种工作模式。用户通过输出引脚定义方程确定OLMC的工作模式。输出引脚定义方程有A型、B型、C型三种。它们与工作模式的关系如表7-3所示。⑵GAL的工作模式和逻辑组态GAL16V8、GAL20V8表7-3OLMC的工作模式同引脚定义方程的关系输出引脚方程类型输出引脚定义方程式工作模式A型B型C型引脚名:=逻辑方程式引脚名=逻辑方程式引脚名.OE=逻辑方程式引脚名=<逻辑方程式>SYN=0，AC0=1寄存器模式SYN=1，AC0=1复杂模式SYN=1，AC0=0简单模式⑵GAL的工作模式和逻辑组态表7-3OLMC的工作模式同引脚定义方程的关系输出输出逻辑宏单元三种模式又分为七种逻辑组态，其隶属关系如表7-4所示。⑵GAL的工作模式和逻辑组态表7-4三种模式和七种组态的关系工作模式逻辑组态寄存器模式复杂模式简单模式⑴寄存器输出组态⑵组合输出组态⑶有反馈组合输出⑷无反馈组合输出⑸无反馈组合输出组态⑹本级输出邻级输入组态⑺相邻输入组态输出逻辑宏单元三种模式又分为七种逻辑组态，其隶属关系如表7-(a)寄存器模式寄存器输出组态：寄存器输出010功能AC1(n)AC0SYN低有效高有效01输出极性XOR1脚作为寄存器输出级的公共时钟CK端；11脚作为寄存器输出级的公共使能OE端。(a)寄存器模式寄存器输出组态：寄存器输出010功能AC1((b)寄存器模式组合输出组态：在一个带寄存器GAL中的组合输出110功能AC1(n)AC0SYN低有效高有效01输出极性XOR1和11号总是分别作为时钟CK端和使能端OE。(b)寄存器模式组合输出组态：在一个带寄存器GAL中的组合输引脚1和11为输入，所有输出为组合逻辑输出。13~18号宏单元可构成这种组态(c)复杂模式有反馈组合输出组态：低有效高有效01输出极性XOR所有输出为组合逻辑111功能AC1(n)AC0SYN引脚1和11为输入，所有输出为组合逻辑输出。(c)复杂模式12，19号宏单元可构成这种组态(d)复杂模式无反馈组合输出组态：低有效高有效01输出极性XOR所有输出为组合逻辑101功能AC1(n)失效AC0=SYNSYNAC1(m)=SYN112，19号宏单元可构成这种组态(d)复杂模式无反馈组合输15，16号宏单元可构成这种组态(e)简单模式无反馈组合输出组态：所有输出为组合逻辑001功能AC1(n)AC0SYN低有效高有效01输出极性XOR15，16号宏单元可构成这种组态(e)简单模式无反馈组合输出15和16号宏单元也能构成这种组态(f)简单模式本级组合输出邻级输入组态：所有输出为组合逻辑001功能AC1(n)AC0SYN低有效高有效01输出极性XOR15和16号宏单元也能构成这种组态(f)简单模式本级组合输输出缓冲器失效除15和16号宏单元外都可构成这种组态(g)简单模式邻级输入组态：所有输出为组合逻辑101功能AC1(n)AC0SYN无效无效01输出极性XOR输出缓冲器失效(g)简单模式邻级输入组态：所有输出为组合逻辑⑶ispGAL22V10In-SystemProgrammableE2CMOSPLD

GenericArrayLogic⑶ispGAL22V10In-SystemProgram⑶ispGAL22V1022V10没有结构体控制位，能实现16V8和20V8所能实现的全部功能；22V10具有更多的乘积项，增加了2个通用的输入端，其输出使能控制比20V8更好。22V10的每个输出宏单元可配置成有(或没有)寄存器。22V10的宏单元和16V8的不同。用单个乘积项控制输出缓冲器(寄存器和组合配置)。每个输出至少有8个乘积项是可用的，内部引脚有更多的乘积项可用。引脚1输入的时钟信号作为组合输入，对于任何乘积项都是可用的。⑶ispGAL22V1022V10没有结构体控制位，能实现⑶ispGAL22V10单个乘积项可用来产生一个全局性的异步复位信号，使所有内部触发器都复位为0。单个乘积项可用来产生一个全局性的同步预置信号，使所有内部触发器在时钟的上升沿到来时置位为1。可以通过编程改变输出极性。在寄存器配置下，极性的改变发生在D触发器的输出端，而不是在输入端。⑶ispGAL22V10单个乘积项可用来产生一个全局性的异⑶GAL的开发流程(开发步骤)①建立用户源文件用户源文件就是设计者书写的描述所要实现逻辑电路功能的软件程序的集合。其软件程序必须符合某一可编程逻辑设计语言的语法规范。现在广泛使用的有ABEL-HDL，VHDL，Verilog-VHDL等硬件描述语言。②编译用户源文件要想使建立起来的用户源文件变成要下载的数据文件(JEDEC)，必须经过若干步的语言处理程序。如语法检查、逻辑化简、功能模拟、时间模拟等。经过专用软件处理后，证明用户建立的源文件正确无误，最后将其转换成要下载的编程数据文件(JEDEC)。把上述的一系列处理过程称为编译。⑶GAL的开发流程(开发步骤)①建立用户源文件③器件编程在专用的软件系统环境下，启动编程器，使计算机和编程器进行通信。将JEDEC数据文件下载到编程器上。选择目标器件的制造厂家、型号进行器件匹配。将GAL器件插入插座并锁紧。这一步必须注意芯片引脚序号与插座引脚号要对应。否则器件可能被毁坏。下载编程。即将下载到编程器上的JEDEC数据文件写入到GAL芯片中。⑶GAL的开发流程(开发步骤)③器件编程⑶GAL的开发流程(开发步骤)④实际功能验证将芯片从编程器取下，放到实验电路中或实际工作的系统中进行实际功能验证，如果功能正确，说明开发工作结束。如果功能验证不正确，则还要返回到第一步重新修改设计。⑶GAL的开发流程(开发步骤)④实际功能验证⑶GAL的开发流程(开发步骤)用GAL实现基本逻辑门的设计用GAL实现基本逻辑门的设计用GAL实现基本逻辑门的设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entityexample1isport(a,b,c,d,e,m,n,p,q,h,i,j:instd_logic;u,v,w,x0,y0,z0:outstd_logic);用GAL实现基本逻辑门的设计LIBRARYIEEE;用GAL实现基本逻辑门的设计attributeLOC:string;attributeLOCofa:signalis"p19";attributeLOCofb:signalis"p1";attributeLOCofc:signalis"p2";attributeLOCofd:signalis"p3";attributeLOCofe:signalis"p4";attributeLOCofm:signalis"p5";attributeLOCofn:signalis"p6";attributeLOCofp:signalis"p7";attributeLOCofq:signalis"p8";attributeLOCofh:signalis"p9";attributeLOCofu:signalis"p18";attributeLOCofv:signalis"p17";attributeLOCofw:signalis"p16";attributeLOCofx0:signalis"p15";attributeLOCofy0:signalis"p14";attributeLOCofz0:signalis"p13";end;用GAL实现基本逻辑门的设计attributeLOC:用GAL实现基本逻辑门的设计architecturearch_Gateofexample1isbeginu<=nota;v<=bandc;w<=dore;x0<=not(morn);y0<=

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