10G以太网系统中的并行CRC编解码器的设计

1、10G以太网系统中的并行CRC编解码器的设计摘要为了解决10以太网接入系统中大规模并行编码器的设计问题， 提出了矩阵法、代入法、流水线法等三种设计方法。以此为基础，给出了 10以太网接入系统编码器的实现方案。具体计算表明，在10以太网接入系统采用直接并行的编码器是可行 的。直接并行设计编码器已经通过了模拟，并成功地应用于10以太网接 入系统中。关键词10以太网并行通信系统不可避免地要受到各种干扰的影响，使接收端收到的信息与 发送端发出的信息不一致，即接收端收到的信息产生了误码。为了降低数据通信线路传输的误码率，通常有改善数据通信线路传输 质量和差错检测控制两种方法。差错检测控制的方法很多，本文

2、讨论在10以太网接人系统中并行实 现-32编解码的方法、并行算法的算法可以实现并行的计算，但是并行电 路所用的资源增加到了原来的倍。8位并行算法、并行-16的编码逻辑、技术中并行算法给出的并行算法 都建立在公式递推的基础上。当并行深度较小时，递推算法比较适用。而当并行深度很大的情况下10以太网接人系统使用64比特并行数据 通路，递推过程就显得过于烦琐而缺乏实用性。为此，本文提出了矩阵法、代入法和流水线法等三种算法，解决了深 度并行情况下算法的实现问题。利用本文提出的算法，可以得出64比特并行计算的逻辑表达式，并 用于10以太网接入系统的设计。设/为信息多项式，为生成多项式。一般的编码方法是先将

3、信息码多项式左移位，即，然后作模2除法=+1所得到的月就是校验码。以二进制码09595的32编码为例将信息码左移32比特变成0959500000000，记为。32 的生成多项二32+26+23+22+16+12+10+8+7+5+4+2+1，转换成 16 进制码为=0104017。用除以模2除法，所得余数0373830就是09595的32码。实现09595的基本32编码的程序如下3311=1,00000100,11000001,00011101,10110111;4811=10010101,10010101,00000000,00000000,00000000,00000000;=48133,

4、=1132=132,3311;=3211如果想用以上32程序计算其他长为的序列的基本32码，只需将数组 a的上界和循环中的初始值改为32+，并用该序列代替数组。开始的序列1001010110010101即可。用数字电路实现的串行编码器如图1所示。图1中每个矩形表示触发器。的取值范围是1或者0。取1时表示通路，取0时表示断路。进行基本32编码时，每个触发器初始状态为0，从数据端串行输入二 进制的信息码。信息码输入结束后，触发器中锁存的数值就是信息码的基本32编码。此电路适用于信息码长为任意值的情况。在某些信息系统中以基本产生算法为基础附加了新的规定。例如802. 3协议规定，以太网的帧校验序列域

5、以32为基础，并且在 编码时首先将信息码的最初4个字节取反码，对目的地址、源地址、长度 /类型域、数据域、域求出基本32码之后再将结果取反，最后的结果才 是。同上述过程等价的另一种实现方法是将图1中所有触发器的初值置1， 这样结果不必取反。为使电路设计者验证其编码正确，802. 3还给出了一个样本，即将序 列0723476831453559重复126次，最后得到的值应该为094254。10以太网是802. 3工作组提出的建议。它保持了以前以太网的帧结构，但是线速度达到了 10的量级。为了降低10以太网接入系统的功耗并达到芯片加工工艺的要求，必 须采用并行数据通路。为计算需要研究并行算法。所设计

6、的10以太网接入系统采用64比特并行数据通路，因此本文主 要讨论64比特并行32的实现方法。本文共介绍三种实现方法，其中矩阵法和代入法是基于组合逻辑的直 接实现方法，第三种方法是基于流水线的实现方法。1矩阵法记图1中的32个触发器的输出从右至左依次为31，30，0。信息码元的输入端为。令=01.31 表示编码器当前所处的状态，=6362.0表示第1至第64 个时钟的信息码元输入，向量=0T，.3T表示编码器的下一个状态，64 表示64个时钟之后编码器所处的状态。则设计64位并行逻辑编码器，就是找出函数关系64二，。=31+631=0+31+632=1+31+633=2.31=30写成行列式，有

7、=+63其中2个时钟之后编码器的状态为=+62=+63+62=2+63+62依此类推，有64=64+6363+6262+.+1+02这里所有矩阵运算和代数运算中的加号的语义都是模2加法。为了。设计64位并行电路，必须计算2式中的大规模矩阵乘法64、63等。2代入法矩阵法的优点在于其直观性。但是需要做大规模乘法运算。下面讨论的代入法能够得到与矩阵法相同的结果。同时可以避免大规模矩阵乘法运算。设8比特并行32电路的初始状态是31，30，0，输入是7，6，0，输出是31，30，0。利用前面所述的矩阵法，可以得出8比特并行32编码器的组合逻辑 表达式。如表1所示。即31=23+29+5;30=22+3

8、1+7+28+40=24+30+6+0表18位行逻辑表024,30,6,0125,31,7,1,24,30,6,0226,2,25,31,7,1,24,30,6,0327,3,26,2,25,31,7,1428,4,27,3,26,2,24,30,6,0529,5,28,4,27,3,25,31,7,1,24,30,6,0630,6,29,5,28,4,26 ,2,25,31,7,1731,7,29,5,27,3,26,2,24,080,28,4,27,3,25,1,24,091,29,5,28,4,26,2,25,1102,29,5,27,3,26,2,24,0113,28,4,27,3,2

9、5,1,24,0124,29,5,28,4,26,2,25,1,24,30,6,0135,30,6,29,5,27,3,26,2,25,31,7,1146,31,7,30,6,28,4,27,3,26,2157,31,7, 29,5,28,4,27,3168,29,5,28,4,24,0179,30,6,29,5,25,11810,31,7,30,6,26,21911,3 1,7,27,32012,28,42113,29,52214,24,02315,25,1,24,30,6,02416,26,2,25,31,7,1 2517,27,3,26,22618,28,4,27,3,24,30,6,0

10、2719,27,5,28,4,25,31,7,12820,30,6,29, 5,26,22921,31,7,30,6,27,33022,31,7,28,43123,29,5下文用+表示按位模2和运算，, 表示链接运算。从的1式很容易得出以下算法算法1已知序列的32为310，序列=7，6，0的32码为310。序列3124的32 为310，则延拓序列，的32码为 3124+3124+2316，2316+2316+158+70，70+70。推论已知序列的32为310，序列3124的32 为310，则补 0 延拓序列，的32 码为3124+2316+158， 158+70，70。利用上述算法构造模块，

11、其端口和分别表示前导序列的和延拓的8比 特序列，则其输出端口为拓展之后序列的。图2利用模块构造了级联结构的64比特并行编码器。这种级联构造的编码器设计比较简单。其中间节点1=,0731,02=1,815=,07,815.3显然3还可以进一步化简。冗余的逻辑使得这种级联结构占用芯片面积大，且只能用于低速场合。对3进一步化简，可以得到2的最简异或表达式。同理可以得到3.8的表达式。，2,，8分别对应8比特、16比特64比特的并行运算表达式。具体表达式限于篇幅不在这里给出。8中最长的异或运算表达式有52项参加运算，如果使用4异或门则只 需要用三级，即能在一般工艺的一级传输延迟时间之内完成。当用于以太

12、网接入系统时，因为以太网帧不一定结束在64比特边界， 因此编码器应该有同时计算8、16、24 64比特并行编码的能力。具体电路如图3。因为一般情况下大量用到64比特并行编码，因此平时使能信号使其 他7个编码模块不工作以降低功耗。在帧尾部根据具体情况使用这7个模块进行剩余字节的编码。3流水线法矩阵法和代入法本质上都是设计直接并行编码电路的方法，二者的最 终效果是一样的。直接并行实现的编码电路控制逻辑比较简单，但是需要进行复杂的组 合逻辑运算。为了在更高频率下进行并行编码，可以进一步用流水线的方法简化编 码逻辑，所付出的代价是整个帧的处理延迟了8个时钟周期。图4给出了编码的流水线实现。将并行输入的

13、64比特分成7个字节，分别用0、1、.、7表示。模块07计算形如，的序列的，其中，是位置上的 上一次输入。的码由端口 310输入，由端口 70输入，结果由310 端口输出。模块 17 的输入是0，0 和1，1的分别由端口 1和2输入，输出是0，1，0，1。求的逻辑表达式时，重复应用算法1的推论，可以求出，的码，再应用算法1，就可以求出，的码。直接应用算法1可以求出模块的逻辑表达式。模块和模块进行异或运算的长度远小于直接并行电路中的8模块，因 此更有利于在高速电路中应用。410以太网接入系统中的编解码器设计10以太网接人系统所需接口速率高达10以上。从降低系统功耗和芯片制造成本的角度考虑希望接口

14、能工作在200以 下。采用并行化设计虽然可以降低系统时钟频率，但也从以下两方面增加 了设计难度。首先，数据通路的并行程度越高，对它的控制就越复杂。系统采用8字节并行数据通路，则发送的以太网帧可能在8个并行字 节中的任意一个位置上结束，控制逻辑的设计就必须考虑所有这些可能性 并逐一做出相应的处理。其次，系统中的编码器、扰码器等的设计须采用并行算法。为了满足802. 3协议对以太网帧编码的要求，实际的编解码器模块 还需要能对输入输出信号进行任意字节数的求反运算。考虑到10接入系统的复杂性，该模块功能应该高度集成化，以便用 宏信号端口对其进行操作。在对收到的以太网帧进行校验时，没必要先计算不包括域的序列的编 码结果取反再与域做对比。在编码正确且没有误码的情况下，对整个以太网帧包括域进行结果不 取反的编码的结果应该为序列07047。采用这种判别方法，无需在帧的结束前停止计算编码，因而可以大大 简化电路设计。5编码器的实现本文提出的各种算法的硬件实现已经通过了验证，并被应用到具体芯 片。使用公司的2系列中的21000分别仿真了采用上述代入法和流水线法设计的编码器和解码器，验证了设计方法的正确性。在综合考虑逻辑复杂度、所占用的芯