大规模集成电路课件

1、第 9 章大规模集成电路第9章 大规模集成电路第 1 节 概述第 2 节存储器第 3 节可编程逻辑器件（PLD）第 4 节 在系统可编程器件CPLD和FPGA第1节 概述 可编程逻辑器件(简称PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。 FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称，现在，FPGA和CPLD器件的应用已十分广泛，第2节 存储器一、 只读存贮器（ROM） 只读存储器在工作时其存储内容是固定不变的，因此，只能读出，不能随时写入，所以称为只读存储器。 ROM主要由地址译码器、存储矩阵和输出电路三部分组成。分类：固定式ROM内容在出厂时已被完全固定

2、可编程ROM（PROM）出厂时全部存储 “1”，用户可根据需要改写 重复可编程ROM（EPROM）用紫外线或 X 射线照射时擦去，然后又可重新编制信息000011111111111000000001地 址A1A0D3D2D1D0内 容位线A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K: 输出控制端字线 输入任意一个地址码，译码器就可使与之对应的某条字线为高电平，进而从位线上读出四位输出数字量。1、固定式ROM+VCCW3W0W1W2D0D1D2D3 左图是使用 MOS 管的ROM 矩阵：有 MOS 管的单元存储 “0”，无 MOS 管的单元存储 “1”。通常把一次性编

3、程的（如PROM）称为第一代PLD把紫外光（UV）擦除的(如EPROM)称为第二代PLD把电擦除的（如E2PROM）称为第三代PLD在系统编程（ISP）器件，编程工作直接在目标系统或线路板上进行而不用编程器，称为第四代PLD器件二、 可编程逻辑器件（PLD）1根据与阵列和或阵列是否可编程分类:（1）与阵列固定、或阵列可编程（2）与阵列和或阵列均可编程（3）与阵列和或阵列固定可编程（主流）2.按集成度分类：（1）低密度可编程逻辑器件LDPLD 70年代初期至80年代中期产生的集成度小于1000门/每片的PLD，如PROM、PLA、PAL和GAL（2）高密度可编程逻辑器件HDPLD 80年代中期以

4、后产生的集成度大于1000门/每片的PLD如EPLD，CPLD和FPGAPLD器件的分类3按编程方法分类（1）掩膜编程（2） 熔丝或反熔丝编程（3）浮栅编程（4） SRAM（静态存储器，又称配置存储器）编程器件 。采用SRAM技术可以方便地装入新的配置数据实现在线重置。Xilinx的FPGA采用了这种技术。PLD器件的分类输入缓冲 降低对输入信号的要求，使之有足够的驱动能力，产生原、反变量 两个互补的信号。与阵列 与阵列产生乘积项或阵列 或阵列产生乘积项之和形式的函数输出结构 输出信号通过内部通路反馈到与阵列的输入端。输出结构可以是组合结构、时序结构、可编程结构，以实现各种组合逻辑和时序逻辑功

5、能 PLD基本结构PLD电路表示法三输入变量A、B、C分别通过具有互补输出端的输入缓冲器输入原变量和反变量构成的与阵列。第一个与门输出为D=B,第二个与门输出为E=ABC=0,这种状态称为与门的缺省状态，为了表示方便，可以在相应与门符号中加一个“”，以代替所有输入项所对应的“”，如第三个与门所表示的那样，F=0。第四个与门与所有输入都不接通，即它的输入是悬空的，因此G=1，一般将其称作“悬浮1”状态。PAL器件概述与阵列可编程、或阵列固定。20引脚和24引脚两大系列，还有40（44），80（84）引脚的宏PAL器件。这种结构一般用于实现组合逻辑。输出部分采用或门，称高电平有效器件。有或非门和带

6、互补输出端的或门，分别称低电平有效器件和互补输出器件。专用组合输出结构PAL 器件输入与反馈输出适用于时序电路.或门输出到后面一个D触发器（上升沿触发）。当CLK上升沿来时， 端输出反馈到与门阵列，使PAL具有记忆功能，实现时序逻辑电路。这种结构称为或门的输出存入D触发器，而D触发器的Q端输出通过三态缓冲器到达输出端，寄存器结构或时序结构。寄存器输出结构异或结构 乘积项分成两个和项，并在寄存器型的基础上增加了一个异或门,两个和项经过异或门进行异或（XOR）运算后，在系统时钟的上升沿时存入D触发器，再从Q端经三态缓冲器输出。用这种结构的PAL器件实现二进制计数器很方便。算术选通反馈结构 反馈信号

7、A和输入信号B进行逻辑运算，产生（A+B）、(A+!B)、(!A+B)和(!A+!B)或运算因子。PAL器件的应用2位二进制乘法器真值表2位二进制乘法器电路PAL器件的特点和缺陷 与SSI、MSI标准产品相比，PAL器件的优缺点：（1）提高了功能密度，节省了空间，提高了速度。（2）使用方便，提高了设计的灵活性。（3）通过对加密位进行编程，实现加密功能，可防止非法复制。（4）时序型PAL器件在接通电源时可自动将各触发器置0，保证电路从起始状态开始使用，即具有上电复位功能。（1）PAL器件采用熔丝工艺，只能一次性编程，不能改写，使用者有一定的风险。（2）PAL器件的输出结构固定，不能重新组态，编程

8、灵活性较差。要满足不同的输出结构需求，就得选用不同型号的PAL器件。全局布线区 (Global Routing PoolGRP) 全局布线区位于芯片的中央。 作用是可将所有片内逻辑联系在一起。 特点是各输入、输出之间的延迟是恒定的和可预知的。 例如110MHz档次的芯片在带有4个GLB负载时，延迟时间为0.8ns，与输入、输出的位置无关。这个特点使片内互联性臻为完善，使用者可以方便地实现各种复杂的设计。GLB的标准组态GLB的高速直通组态 GLB的异或逻辑组态GLB的单项乘积项组态 GLB的多模式组态阵列的输入共8个GLB的32个输出端，阵列有16个输出端，分别与16个IOC相连。通过对ORP

9、的编程，可以将任一个GLB输出灵活地送到16个I/O端的某一个通过编程，可将一个GLB输出对应4个I/O端，在布线时可以接到任意一个外部管脚上。输出布线区ORP （Output Routing Pool）16条通向GRP的总线。I/O单元、GLB的输出通过ORP都可使用它，从而方便地实现了I/O端复用的功能和GLB之间的互联。有时提高器件的灵活性，GLB的输出还可跨过ORP直接与I/O单元相连。 跨越ORP连接方式输入输出单元IOC （Input Output Cell） I/O单元的各种工作组态 输入单元：输入缓冲锁存输入和寄存器输入。 输出单元：输出缓冲、反向输出缓冲和三态输出缓冲。 双向单元：双向I/O、有寄存器的双向I/O。 各种I/O组态再与各GLB组态以及对GLB中4个输出宏单元的组态方式相结合，可得到几十种电路方式。 每个I/O单元有一有源上拉电阻，可以避免引入噪声，减小电源电流。 I/O单元工作组态 巨块是GLB及其对应的ORP，IOC等的总称。1016有两个巨块，分布在全局布线区GRP的两侧。每个巨块含8个GLB，16个I/O口，两个专用输入口供本巨块内的GLB使用。巨块（Megblock） 巨块的输出使能控制时钟分配