FPGA的三种EDA工具解析

1、多种EDA工具的FPGA协同设计前言 HYPERLINK o FPGA o FPGA FFPGAA在电子子市场上上占有举举足轻重重的地位位。现在在的问题题是：现现在市场场在FPPGA开开发方面面的EDDA HYPERLINK o 工具 o 工具 工具具令人眼眼花缭乱乱，各自自侧重点点不同，性性能也不不一样，我我们应该该如何选选择？为为了加速速FPGGA的开开发，选选择并协协调好各各种EDDA工具具显得非非常重要要，本文文将探讨讨上述问问题并给给出一种种解决方方案。本本文以AAlteera公公司的FFPGAA为目标标器件，通通过开发发实例介介绍FPPGA开开发的完完整的流流程及开开发过程程中使用

2、用到的开开发工具具，包括括QuaartuusIII、FPGGA CComppileerIII、Moddelssim，并并重点解解说如何何使用这这三个工工具进行行协同 HYPERLINK o 设计 o 设计 设设计。 二二、FPPGA的的开发流流程及实实例 FFPGAA的开发发分为设设计输入入、功能能 HYPERLINK o 仿真 o 仿真 仿真、设设计综合合、前仿仿真、布布局布线线、时序序仿真、时时序分析析和编程程下载几几个步骤骤。设计计流程如如图1所示。 我我们的开开发实例例是“带顺序序选择和和奇偶检检验的串串并数据据转换接接口”。接口口电路可可以实现现数据的的串并转转换，并并根据控控制信号

3、号确定输输出的并并行数据据的顺序序，以及及输出奇奇偶检验验位。开开发实例例是用来来说明FFPGAA的开发发流程和和各种EEDA工工具的协协同设计计，因此此这里的的描述重重点并在在设计本本身。开开发实例例使用的的目标器器件是AAlteera公公司FLLEX110KEE系列的的EPFF10KK30EETC1114-1；开开发软件件有QuuarttusIII2.0、FPGGA CComppileerIII 3.6和Moddelssim55.6SSE。 QQuarrtuss III是Altteraa公司的的第四代代可编程程逻辑器器件集成成开发环环境，提提供从设设计输入入到器件件编程的的全部功功能。 Q

4、uaartuus III可以以产生并并识别EEDIFF网表 HYPERLINK o 文件 o 文件 文件件、VHDDL网表表文件和和Verriloog HHDL网网表文件件，为其其它EDDA工具具提供了了方便的的接口；可以在在Quaartuus III集成成环境中中自动运运行其它它EDAA工具。 Menntorr Grraphhicss公司的的Moddelssim是是业界较较好的仿仿真工具具，其仿仿真功能能强大，且且图形化化界面友友好，而而且具有有结构、信信号、波波形、进进程、数数据流等等窗口。FPGA Compiler II是一个完善的FPGA逻辑分析、综合和优化工具，它从HDL形式未优化的

5、网表中产生优化的网表文件，包括分析、综合和优化三个步骤。 如果设计的硬件系统不是很大，对综合和仿真的要求不是很高，我们完全可以在Quartus II中完成设计。实际上，这个开发实例完全可以在Quartus II这个集成的开发环境中完成。下面，我先介绍一下如何在Quartus II中完成设计，然后再介绍如何利用Quartus II提供的第三方EDA工具的接口与其它EDA工具（包括综合工具FPGA Compiler II和仿真工具ModelSim5.6SE）完成协同设计。 11. 基基于Quuarttus II的的FPGGA的开开发 利利用Quuarttus II软软件的开开发流程程可概括括为以下

6、下几步：设计输输入、设设计编译译、设计计时序分分析、设设计仿真真和器件件编程。 （1）设计计输入 QQuarrtuss III软件在在Fille菜单单中提供供“Neew PProjjectt Wiizarrd.”向向导，引引导设计计者完成成项目的的创建。当当设计者者需要向向项目中中添加新新的VHHDL文文件时，可可以通过过“Neew”选选项选择择添加。在在这里我我们创建建项目“ss_too_p”，编写“s_to_p.vhd文件”，并将文件添加到项目中。 （2）设计计编译 QQuarrtuss III编译器器完成的的功能有有：检查查设计错错误、对对逻辑进进行综合合、提取取定时信信息、在在指定的的

7、Altteraa系列器器件中进进行适配配分割，产产生的输输出文件件将用于于设计仿仿真、定定时分析析及器件件编程。 首先确确定软件件处于CComppilee Moode，可可以通过过Proocesssinng菜单单进行选选择。 在Proocesssinng菜单单中选择择Commpiller Setttinngs项。在在这里可可以进行行器件选选择、模模式设定定、综合合和适配配选项设设定及设设计验证证等。我我们选择择FLEEX100KE系系列型号号为EPPF100K300ETCC1144-1的的器件，并并选择在在编译后后进行时时序分析析。 单击Prroceessiing菜菜单下的的“Sttartt

8、Coompiilattionn”项，开开始编译译过程。 查看编编译结果果。编译译结果以以树状结结构组织织在Coompiilattionn Reeporrt中，包包含项目目的设置置信息，以以及编译译设置、编编译效果果等信息息，同时时也包含含了静态态时序信信息。 （3）设计计定时分分析 单单击Prrojeect菜菜单下的的“Tiiminng SSetttinggs.”选选项，可可以方便便地完成成时间参参数的设设定。QQuarrtuss III软件的的时序分分析功能能在编译译过程结结束之后后自动运运行，并并在编译译报告的的Timmingg Annalyysess文件夹夹中显示示。其中中我们可可以得到

9、到最高频频率fmmax、输输入寄存存器的建建立时间间tsuu、输出出寄存器器时钟到到输出的的延迟ttco和和输入保保持时间间th等时时间参数数的详细细报告，从从中可以以清楚地地判定是是否达到到系统的的时序要要求。本本设计实实例电路路的fmmax可可达到1192.31MMHz。 （4） HYPERLINK o 设计 o 设计 设计计 HYPERLINK o 仿真 o 仿真 仿真 QQuarrtuss III软件允允许设计计者使用用基于文文本的向向量 HYPERLINK o 文件 o 文件 文件件（.veec）作作为仿真真器的激激励，也也可以在在Quaartuus III软件件的波形形编辑器器中产

10、生生向量波波形文件件（.vwff）作为为仿真器器的激励励。通过过Quaartuus III的波波形编辑辑器，我我们编辑辑波形文文件“ss_too_p.vwff”用于于仿真。接接着，在在Proocesssinng菜单单下选择择“Siimullatee Moode”选项进入仿真模式，选择“Simulator Settings.”对话框进行仿真设置。在这里可以选择激励文件、仿真模式（功能仿真或时序仿真）等，我们选择时序仿真，单击“Run Simulator”即开始仿真过程。完成仿真后，我们可以通过时序仿真得到的波形判断系统设计是否达到要求。 （5）器件件编程 设计者者可以将将配置数数据通过过Mass

11、terrBlaasteer或BytteBllastterMMV通信信电缆下下载到器器件当中中，通过过被动串串行（PPasssivee Seeriaal）配配置模式式或JTTAG模模式对器器件进行行配置编编程，还还可以在在JTAAG模式式下给多多个器件件进行编编程。利利用Quuarttus II软软件给器器件编程程或配置置时，首首先需要要打开编编程器（在在Neww菜单选选项中选选择打开开Chaain Desscriiptiion Fille），在在编程器器中可以以进行编编程模式式设置（Mode下拉框）、硬件配置（Programming Hardware对话框）及编程文件选择（Add File.按

12、钮），将以上配置存盘产生.cdf文件，其中存储了器件的名称、器件的设计及硬件设置等编程信息。当以上过程正确无误后，单击Start按钮即可开始对器件进行编程配置。这里我们需要根据外围硬件电路设计的情况进行选择。 22.多种种EDAA HYPERLINK o 工具 o 工具 工具协同同设计 在在 HYPERLINK x o FPGA FPGGA设计计的各个个环节都都有不同同公司提提供不同同的EDDA工具具。每个个EDAA工具都都有自己己的特点点。一般般情况，由由FPGGA厂商商提供的的集成开开发环境境，如QQuarrtuss III，在设设计综合合和设计计仿真环环节都不不是非常常优秀，因因此一般般

13、都会提提供第三三方EDDA工具具的接口口，让用用户更方方便地利利用其它它EDAA工具。在在这方面面，作为为EDAA集成开开发环境境的Quuarttus II做做得很好好，不仅仅可以产产生并识识别EDDIF网网表文件件、VHHDL网网表文件件和Veerillog HDLL网表文文件，为为其它EEDA工工具提供供了方便便的接口口，而且且可以在在Quaartuus III集成成环境中中自动运运行其它它EDAA工具。 在FPGGA的开开发中，如如果选用用Altteraa公司器器件的话话，Quuarttus II+FPGGA CComppileer III+MModeelsiim的工工具组合合是非常常理

14、想的的选择。如如图2所示，使使用这三三个EDDA工具具对实例例进行协协同设计计的流程程。下面面，我们们将详细细介绍这这三个工工具的协协同设计计。 （1）设计计输入和和综合 在在FPGGA CComppileer III中编编辑“ss_too_p.vhdd”设计计文件，并并进行逻逻辑分析析、综合合和优化化。使用用FPGGA CComppileer III综合合时，我我们能够够设置综综合的各各种约束束条件及及优化重重点，并并选择不不同厂家家的器件件。在设设计中，我我们使用用Fille菜单单中的“DDesiign Wizzardd”，创创建项目目，添加加“s_to_p.vvhd”设计文件，并选择Al

15、tera公司FLEX10KE系列型号为EPF10K30ETC114-1的器件为目标器件，在设置完成后，软件将自动开始综合和优化。综合、优化后，我们可以查看结果和综合所得到的原理图，看看是否能满足要求。接着，在Synthesis菜单中选择“Export Netlist.”打开导出网表的对话框。在这里，可以设置和导出用于布局布线和前仿真的网表。在项目对应的文件夹中，“s_to_p.edf”是用于Quartus II布局布线的，而“s_to_p.vhd”（注意：这个文件和源文件具有相同的名字）则用于Modelsim前仿真的。 （2）功能能仿真和和前仿真真 使使用Moodellsimm来进行行功能仿仿

16、真和前前仿真。在在Moddelssim进进行功能能仿真和和前仿真真的操作作一摸一一样，只只是输入入的源程程序不同同罢了。首首先，我我们要创创建项目目，选择择对应的的工作库库，并将将源文件件加入到到项目中中。接着着选择CComppilee菜单中中的“CComppilee.”对源源文件进进行编译译，并编编写测试试台（可可以是MMacrro文件件，也可可以是TTesttBennch）。最最后，选选择Siimullatee菜单中中的“SSimuulatte.”，在在“Siimullatee”对话话框中选选择仿真真需要实实体，采采用对应应的测试试台进行行仿真，验验证系统统的逻辑辑功能及及综合后后的逻辑辑

17、功能的的正确性性。 （3）布局局布线和和时序分分析 如如果仿真真结果没没有问题题，接下下来的工工作就是是布局布布线。在在布局布布线之前前，先对对Quaartuus III的设设计环境境进行设设置。在在Proojecct菜单单中选择择“EDDA TTooll Seettiing.”，打开EDA工具设置对话框。在这里，我们能选择设计输入和综合工具，仿真工具，时序分析工具和版图级工具。现在，我们关心的是设计输入和综合工具还有仿真工具，分别在对应的列表框中选择FPGA Compiler II和Modelsim。注意仿真工具还要确定输出语言。布局布线的输入源文件是经FPGA Compiler II综合、

18、优化的输出文件。在这里，FPGA Compiler II 的输出文件“s_to_p.edf”即是Quartus II布局布线的输入文件。对这个 HYPERLINK o 文件 o 文件 文文件进行行编译和和时序分分析，就就可以得得到布局局布线后后的用于于时序 HYPERLINK o 仿真 o 仿真 仿仿真和编编程下载载的文件件。观察察编译结结果，发发现时序序分析中中fmaax为2044.088MHzz，就这这个指标标而言，采采用 HYPERLINK o FPGA o FPGA FPPGA Commpiller II综综合、优优化显然然比采用用Quaartuus III综合合的效果果要好。编编译输

19、出出的文件件中有几几个是下下面步骤骤要用到到的：一一个是时时序仿真真文件，软软件将这这些文件件都存于于项目文文件夹下下面的“SSimuulattionn”文件件夹中 ，包括描述述电路的的逻辑结结构的网网表文件件“s_to_p.vvho”和对应的延时标准格式文件“s_to_p_vhd.sdo”；另一个是编程下载文件，包括不同格式的“s_to_p.sof”和“s_to_p.pof”。 （4）时序序仿真 进进行时序序仿真前前，我们们要确定定已经获获得针对对特定FFPGAA输出网网表文件件，对应应延时标标准格式式文件，以以及厂家家提供的的与特定定FPGGA对应应的库文文件。其其中网表表文件和和标准延延

20、时格式式文件是是布局布布线时产产生的文文件，而而库文件件则是由由厂商提提供，在在Quaartuus III软件件的安装装目录中中可以找找到。本本 HYPERLINK o 设计 o 设计 设计中，网网表文件件时“ss_too_p.vhoo”，延延时标准准格式文文件是“ss_too_p_vhdd.sddo”，并并由于选选用Allterra公司司FLEEX100KE系系列的EEPF110K330ETTC1114-11为目标标器件，所所以库文文件是“FFLEXX10KKE_AATOMMS.VVHD”和“FLEX10KE_COMPONENTS.VHD”。 确定输入文件后，我们就能利用Modelsim进行

21、时序仿真。 首首先，建建立项目目，将上上述文件件添加到到项目中中去，并并在“wworkk”库中中新建 “fllex110kee” 库库。 接着，打打开“CComppilee”对话话框，先先在“fflexx10kke” 库中编编译文件件“fllex110kee _aatomms.vvhd”和“flex10ke _compomnets.vhd”，再在“work”库中编译文件“s_to_p.vho”（注意一定要弄清楚编译次序）。编译完成之后，我们就可以进行仿真了。时序仿真与功能仿真和前仿真不同的是时序仿真需要加入延时标准格式文件。打开“Simulate”对话框，选择要仿真的实体“s_to_p”,并在选择SDF标签，加入延时标准格式文件是“s_to_p_vhd.sdo”。其它的操作和功能仿真和前仿真相同。从时序仿真的结果，我们可以进行最接近硬件的一次设计验证。 （5）编程