移位相加8位硬件乘法器电路设计

1、移位相加8位硬件乘法器电路设计实验五 移位相加8位硬件乘法器电路设计一、实验目的：学习应用移位相加原理设计8位乘法器。二、原理说明：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。其乘法原理是: 乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移 后与上一次的和相加;若为0，左移后以全零相加，直至被乘数的最高位。从图10- 2的逻辑图及其乘法操作时序图图10-1（示例中的相乘数为9FH和FDH ）上可以清 楚地看出此乘法器的工作原理。图10-2中，START信号的上跳沿及其高电平有两 个功能，即16位寄存器清零和被乘数A7.0向移位寄存器SREG8B加载;它的低

2、电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存 器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1 时，1位乘法器ANDARITH打开，8位乘数B7.0在同一节拍进入8位加法器，与 上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上 升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直 至8个时钟脉冲后，最后乘积完整出现在REG16B端口。在这里，1位乘法器 ANDARITH的功能类似于1个特殊的与门，即当ABIN为1 ?时，DOUT直接输出 DIN，而当 ABIN 为”0?时，DOUT 输出

3、全“00000000”。1口民 wWQlsLlI.QiK斗?监才FL 航LiLtliii a丈略7ogg- GLKnl_JL_TL酢职1|-SF阳.MA.-JIro3 UT1K. CTOC If 呻阻；%仙己德】图10-1 8位移位相加乘法器运算逻辑波形图图10-2 8位乘法器逻辑原理图【例10-1】LIBRARY IEEE; 8位右移寄存器USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)

4、; QB : OUT STD_LOGIC );END SREG8B;ARCHITECTURE behav OF SREG8B ISSIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS (CLK, LOAD)BEGINIF LOAD = 1 THEN REG8 = DIN;ELSIF CLKEVENT AND CLK = 1 THENREG8(6 DOWNTO 0) = REG8(7 DOWNTO 1); END IF;END PROCESS;QB = REG8(0);-输出最低位END behav;【例10-2】LIBRARY IE

5、EE; -8 位加法器USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8 ISPORT(B, A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) ); END ADDER8; ARCHITECTURE behav OF ADDER8 ISBEGINS = 0&A + B ;END behav;【例10-3】LIBRARY IEEE; -1 位乘法器USE IEEE.STD_LOGIC_1164.ALL;E

6、NTITY ANDARITH IS 选通与门模块PORT ( ABIN : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ANDARITH;ARCHITECTURE behav OF ANDARITH ISBEGINPROCESS(ABIN, DIN)BEGINFOR I IN 0 TO 7 LOOP 循环，完成8位与1位运算DOUT(I) = DIN(I) AND ABIN;END LOOP;END PROCESS; END behav;【例1

7、0-4】LIBRARY IEEE; -16位锁存器/右移寄存器USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT ( CLK,CLR : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ); END REG16B;ARCHITECTURE behav OF REG16B ISSIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(CLK, CLR)BEGINIF

8、 CLR = 1 THEN R16S 0);-清零信号 ELSIFCLK,EVENT AND CLK = 1THEN -时钟到来时，锁存输入值，并右移低8R16S(6 DOWNTO 0) = R16S(7 DOWNTO 1);-右移低 8 位R16S(15 DOWNTO 7) = D;-将输入锁到高 8 位END IF;END PROCESS;Q = R16S;END behav;三、实验内容：1、根据给出的乘法器逻辑原理图及其各模块的VHDL描述，在MAX+plusII 上 完成全部设计，包括编辑、编译、综合和仿真操作等。以87H乘以F5H为例，进行 仿真，对仿真波形作出详细解释，包括对8个

9、工作时钟节拍中，每一节拍乘法操作 的方式和结果，对照波形图给以详细说明。2、编程下载，进行实验验证。实验电路可选择附图1-3, 8位乘数和被乘数可分别用键2、键1、键4和键3输入;16位乘积可由4个数码管显示;用键8输入CLK,键7输入START。详细观察每一时钟节拍的运算结果，并与仿真结果进行比 较。3、乘法时钟连接实验系统上的连续脉冲，如clock0，设计一个此乘法器的控 制模块，接受实验系统上的连续脉冲，如clock0，当给定启动/清0信号后，能自 动发出CLK信号驱动乘法运算，当8个脉冲后自动停止。四、思考题：用MAX+plusII进行优化设计后，具体说明并比较组合电路乘法器与本乘法器

10、 的逻辑资源占用情况和运行速度。五、实验报告：-1至10-4，详细分析图10-2中个模块的逻辑功能，及其它们根据例10工作原理，详细记录并分析实验2和实验3的过程和结果，完成实验报告。下面是赠送的保安部制度范本，不需要的可以编辑删除谢谢！保安部工作制度一、认真贯彻党的路线、方针政策和国家的法津法觃，按照#年度目标的要 求，做好#的安全保卫工作，保护全体人员和公私财物的安全，保持#正常的经 营秩序和工作秩序。二、做好消防安全工作，认真贯彻“预防为主”的方针，教育提高全体人员的消 防意识和防火知识，配备、配齐#各个楼层的消防器材，管好用好各种电器设备， 确保#各通道畅通,严防各种灾害事故的发生。三

11、、严格贯彻值班、巡检制度，按时上岗、到岗，加经对重要设备和重点部位的 管理，防止和打击盗窃等各种犯罪活劢，确保#内外安全。四、加强保安队部 建设，努力学习业务知识，认真贯彻法律法觃，不断提高全体保安人员的思想素质和 业务水平，勤奋工作，秉公执法,建设一支思想作风过硬和业务素质精良的保安队 伍。11、保持监控室和值班室的清洁干净,天天打扫，窗明地净。12、服从领导安排，完成领导交办任务。5、积极扑救。火警初起阶段，要全力自救。防止蔓延，尽快扑灭,要正确使用灭 火器，电器，应先切断电源。6、一旦发生火灾,应积极维护火场秩序，保证进出道路畅通。看管抢救重要物 资,疏散危险区域人员。九、协同本部门或其

12、他部门所进行的各项工作进行记录。保安员值班操作及要求一、交接岗1、每日上午9时和下午19时 为交接岗。2、交接岗时将当班所接纳物品清点清楚，以及夜班所发生的情况未得到解决的 需面汇报。检查值班室内外的卫生状况，地面无纸屑，桌面无杂物，整齐清洁。二、执勤1、7:50 8:10、13:50 14:10 立岗迎接上班人员；12:00 12:20、18:00 18:20立岗送下班人员。2、值勤时做到遇见领导立岗，检查物品立岗，外来人员进出立岗。3、门卫室 值勤时，应做到坐姿端正，注规监规器的劢态，做好接待工作，值勤期间不看书报电规, 听收音机。不不无关人员聊天，劝阻无关人员不要在门卫室寄存物品或打电话，禁止 打瞌睡。4、维持门口秩序，使之保持畅通。5、熟记消防，报警，救护及内部联系电话。三、巡逻巡逻是防盗及发现#有不安全因素的重要措施。1、每天按照巡检制度定时轮流巡逻。2、巡逻时思想集中，保持高度警惕,不吸烟，不不无关人员闲聊，开将每一点所 发生情况记录清楚，巡逻时做到勤走劢，勤思考,勤观察。发现问题及时报告。3、 白天加强对观众区、办公区及楼道的巡逻,夜晚以机房为重点进行检查，每晚零点之 后巡查不少于两次。四、防火工作1、严格门卫制度，严禁无