allegro初级培训教材

1、 7/7allegro初级培训教材 CADENCE 初级培训教材 培训对象：PCB工艺、中试、标准化等部门需要评审PCB和看PCB图的工程师。培训目标：通过培训，能够掌握在Allegro中审PCB图的方法和技巧。 培训内容： ?CADENCE板级设计流程及各模块功能介绍 ?板级设计的文件结构及工程的设置 ?Allegro中的基本操作 ?Allegro中的PCB可生产性评审 ?Allegro中的PCB可测试性评审 ?Allegro中的PCB文件打印和文件的输出 CADENCE板级设计流程及各模块功能介绍 1.1概述 CADENCE Design Systems Inc. 公司是全球最大的EDA厂

2、商之一。具有EDA全线产品，包括系统顶层设计及仿真、信号处理、电路设计及仿真、PCB设计及分析、FPGA及ASIC 设计以及深亚微米IC设计等。其中：电路设计及仿真、PCB设计及分析属于板级设计范畴。 板级设计初始界面- Project Manager，如图1。 图1：Project Manager界面 1.2基本模块功能介绍 1.2.1 Project Manager - 工程（项目）管理工具 Project Manager 是CADENCE板级设计工具管理器，是板级设计工具的整合环境。由此可以启动板级设计的所有模块。 如： Concept HDL - 原理图设计输入工具 Allegro -

3、 PCB设计系统 SpectraQuest SI Expert - 高速电路板系统设计和分析 Part Developer - 原理图库建库工具（从Tools Library Tools - Part Developer 进入） 1.2.2 Concept HDL - 原理图设计输入工具 Concept HDL 是一个完整的混合级设计输入工具，可以用多种方式输入设计信息。支持行为级和结构级的输入方式；支持Top-Down 设计；Concept HDL 与 Allegro 紧密集成。 图2为Concept HDL界面。 图2：Concept HDL界面 1.2.3 Allegro - PCB设计

4、系统 Allegro 根据价格有多种配置。如： Allegro Expert - PCB设计专家系统； Allegro Designer - PCB设计系统； PCB Design Studio - PCB设计工具 Allegro Expert - PCB设计专家系统的功能： ?可以同时处理48个信号层，无限制绘图层。 ?可以进行SI、EMC、可测试性、可生产性等的在线分析。 ?对预先设置的规则进行自动检查。 ?有效的自动交互布局。 ?与Spectra 自动布线器无缝连接，实现基于形状的无网格布线功能。 ?可以输出多种生产加工数据，包括标准Gerber 文件，多种光绘机文件，D码表，装配图，测

5、试针床数据，帖片机数据等等。 ?具有其它通用PCB设计工具，以及CAD设计工具的接口。 图3为Allegro Expert的界面。 图3：Allegro界面 1.2.4 Part Developer - 原理图库建库工具 Part Developer是原理图库建库工具。界面见图4。 图4：Part Developer界面 2.板级设计的文件结构及工程的设置 CADENCE的板级设计采用工程或项目（Project）式的文件结构。目录及设置文件的构成如图5。 图5：板级设计目录及设置文件的构成 当工程目录位置发生改变时，如设计从资料室转移到中试人员机器上，首先应该恢复或者修改设置文件，还原设计环境

6、，否则，无法读到完整的原理图。 由于公司的PCB文件包单独归档，只需看PCB文件（*.brd）时，直接用Allegro打开*.brd文件即可，不存在还原设计环境问题。（不需要启Project Manager。） 3. Allegro中的基本操作 在Allegro中进行PCB的评审时，需要掌握以下的基本操作： 3.1界面设置 为了能够快捷地操作，应该有效地设置工具条。推荐的设置如图6： 图6：推荐的工具条设置 3.2可视性及颜色设置 可视性及颜色设置通过进入。如图7。 图7：可视性及颜色设置 Allegro 按照项目的属性分为 7个 Group。看图常用以下4个Group： Geometry -

7、 器件外型的显示及丝印等 Manufacturing - 测试点标识（Probe-Bottom），孔径标识（Ncdrill-Figure）， 孔径表（Ncdrill-Legend）等等 Stack-up - 电路层、焊盘、过孔等等 Component - 器件位号的显示及丝印等 3.3屏幕操作 图形的缩放用以下图标： 系统定义功能键： F9 - 缩小 F10 - 放大 滑屏操作： 三键鼠标：按住中键，拖动鼠标。 双键鼠标：同时按住两个键，拖动鼠标。 点鼠标右键，可分别选 Done、Oops、Cancel ，完成操作、取消上一步操作、取消全部操作。 3.4控制板 如图8，在控制板中可以： ?对电

8、路层的可视性进行控制。 ?对过滤器进行控制。看图在过过滤器中常用的项为：Comps、Symbols 和Nets。 ?利用全局小窗口，进行导航。快速定位要查找的项目。 图8：控制板的使用 3.5项目的高亮查找与查询 项目的高亮查找： 1.图形中，将所有的项目去高亮。 2.点击高亮图标。 3.在过滤器中选需要查找的项目，“”处键入需查找的内容。 4.利用全局小窗口，进行导航。可以快速定位要查找的项目。 项目的属性及内容查询： 1.点击图标，或按“F5”功能键。 2.在过滤器中选需要查询的项目，“”处键入需查找的内容，或者直接点击项目。 3.在弹出的窗口中显示了内容。如图9。 图9：项目的属性及内容

9、查询 3.6测距 利用Allegro中的 Display - Measure 的功能，结合过滤器中，并合理设置Grid 可以对图进行距离的测量。图10为对Pin 中心距的测量。 图10：对Pin 中心距的测量 4.Allegro中的PCB可生产性评审 根据公司的PCB工艺要求和Allegro中功能，可以进行基本的PCB可生产性评审。Allegro 无法将实际的器件与PCB封装进行比较来判断焊盘的尺寸与孔径的正确性。器件封装库由正确的原理图库和封装库保证。 4.1检查设计规则和运行DRC设计规则检查程序 4.1.1 检查PCB中的设计规则（Constrain）是否符合公司的工艺要求。 与PCB可

10、生产性有关的规则集主要是间距，Spacing Rule Set。 从 Setup Constrains 或点击图标进入Constrains System Master。图11。 图11：Constrains System Master Set Standards Values进入板的缺省间距的设置。当表中显示xx时，表示规则集中有不同的值。图12。 图12： Default Value Form 从图11所示 Spacing rule set 的 Set values 可进入图13 规则集的设置表。浏览规则集，若设置符合公司的工艺要求，不要改动规则的控制值。若有小于公司规定值的项目，将其改为公

11、司的规定值。 图13 ：规则集的设置表 4.1.2运行DRC设计规则检查程序 Tools Update DRC 运行DRC设计规则检查程序。 在可视性及颜色设置中打开相关的DRC项目，如图14 。由于电源和地层光绘有特殊的处理，其与可生产性评审的关系不大，应将电源和地层的DRC关掉。 图14： DRC的可视性及颜色设置 4.1.3解读DRC内容 Allegro 检查出PCB与设计规则冲突时，图上会出现DRC错误标记，如图 15。 图 15：解读DRC 需要了解实际值和规则确定的值时，按图16 操作，自动弹出所需了解的信息。 图16：了解实际值和规则确定的值 在评审时，应该注意确定那些是真正影响

12、PCB可生产性的DRC错误。 4.2回流焊面的布局检查 为了高效而准确地检查回流焊面的布局，在PCB图中打开以下颜色：回流焊面的丝印和Place-Bound-top/bottom、焊盘、Package-top DRC （或Package-bottom DRC）。效果如图17 。 图17：回流焊面的布局检查 当有器件间距冲突时，图中有以下标志。 由于PCB上常有预留的调试用测试点，如焊示波器探头夹针等，或者有备用器件，评审时注 意判别问题的真伪。 由于公司不是所有的事业部在设计PCB封装时，就已经将公司工艺对器件的间距要求设计到了封装库的Place-Bound-Top 层。（如图18：CDMA事

13、业部的PBGA封装，Place-Bound-Top 比器件体外扩了5毫米。）因此，该项DRC检查只能根据库的准确情况作为参考。随着公司的设计规范不断完善，依靠软件控制设计的可生产性将能够实现。 图18：考虑了间距要求的PBGA封装库 4.3波峰焊面的布局检查 在PCB图中打开以下颜色：波峰焊面的丝印和Place-Bound-top/bottom、焊盘、Package-top DRC （或Package-bottom DRC）。效果如图19 。 图19：波峰焊面的布局检查 除根据上一条的方法检查间距之外，波峰焊面还应该检查器件的方向，器件较少时可以采用目测的方法。器件较多时可以用 DFA Che

14、ck 中的 Component-orientation-layer-audit 来检查。方法及设置见图20 。（要根据板的实际情况设置。） 运行Run Audit 即可 图20 ：器件的方向检查 4.4器件位号、极性标识、第1脚标识 在PCB图中打开以下颜色：元件面或焊接面丝印、焊盘、过孔的绿油层。高亮所有器件的第1脚。控制板的设置和显示效果如图21 。 图21：目测检查器件位号、极性标识、第1脚标识 在图形中目测检查器件位号、极性标识、第1脚标识是否符合公司的要求。 4.5布线间距检查 方法已经在4.1 中介绍。 4.6绿油开窗 在PCB图中打开以下颜色：焊盘、过孔、相应的焊盘和过孔绿油层（

15、Sold层）、丝印层。在Setup Drawing Options Display 中关闭 Filled pads and cline endcaps ，显示效果如图22 。目测绿油的开窗是否和符公司要求。 图22：绿油开窗的检查 4.7光学定位标识 快速检查光学定位标识的方法： ?打开元件面或焊接面丝印、焊盘、焊盘的绿油开窗。在Setup Drawing Options Display 中关闭 Filled pads and cline endcaps ； ?高亮光学定位标识的封装（如：CMAD 用MR*）显示效果如图23 。 图23：快速检查光学定位标识 ?目测光学定位标识的数量和位置。

16、4.8条码框及板名/编号 打开元件面丝印和元件面的Etch ，目测条码框及板名/编号是否符合公司要求。5. Allegro中的PCB可测试性评审 公司规定，对于使用Allegro 设计的PCB，归档时要提交以下两个与PCB可测试性有关的文件： Testprep.log Allegro 测试点程序运行报告 Untest.lst PCB中不可测试网络的网络表文件 （该文件的生成方法参见NOTES上资源共享栏目中的PCB的测试点设计） 5.1测试覆盖率 Testprep.log 文件中包含了测试设置的条件，网络名称及其测试点的坐标。而且，从文件的尾部，可以直接看出测试覆盖情况。 5.2不可测试网络

17、根据Untest.lst 可以： 1.在Allegro 中观察不可测试网络的分布情况。 ?将所有的项目全部去高亮。 ?按图24 设置高亮板中所有的不可测试网络。 图24 ：设置高亮不可测试网络 ?利用全局小窗口，进行导航。快速定位不可测试网络。图25。 图25 ：快速定位不可测试网络 2.判断PCB上是否最大限度地满足了可测试性要求。 根据高亮的不可测试网络，布线密度，是否有特殊要求而不宜加测试点的信号，判断PCB上是否最大限度地满足了可测试性要求。 3.不可测试网络是否严重影响单板的可测试性。 有些特殊情况下，即使没有对每个网络增加测试点，但不会影响单板的可测试性。如图26 ，蓝色三角形为测

18、试点。布线密度原因，单板中只有电阻网络输入端的红色高亮网络没有测试点，由于保证了每个电阻网络都有一个输入端是可测试的，因此，不会影响单板的可测试性。 图26：不可测试网络是否严重影响单板的可测试性 6. Allegro中的PCB文件打印和文件的输出 6.1PCB图的打印 ?正确设置打印比例和打印内容（ File Plot Setup ），见图27。 图27：设置打印比例和打印内容 ?打印预览（ File Plot Preview ） 6.2SMT 坐标文件的输出 File Export Placement 在弹出的菜单中（如图28），选择器件的坐标原点。 图28：SMT 坐标文件的输出 6.3