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文档简介

1、图16显示120个真有用户设计中，Altera基准测试的面积减小结果。结果表明，一些设计所需的LUT数量减小了20%，超过40%的设计面积减小了5%以上。所有设计面积平均减小了4.2%。据估算，约有25%的LUT被用于实现复用器，而复用器重构仅能优化这25%，因此平均4.2%意味着复用器平均减少了17%。尽管复用器重构要紧集中在减小面积上（例如，减少所需4-LUT的数量），然而对电路速率阻碍不大，电路平均速率仅降低1%。7. 结论本文阐述了复用器重构算法，该算法能够将设计中实现复用器所需的4-LUT数量平均减少17%。复用器重构算法的关键在于优化复用器总线。既使附加了操纵逻辑，新优化算法仍能够

2、减小总线上每个比特位的面积。这是由于操纵逻辑能够由总线共享，其面积代价能够抵消。压缩将2:1复用器三联转换为有效的4:1复用器。尽管可能需要附加LUT对4:1复用器操纵线进行重新编码，这种代价能够通过采纳复用器总线整体压缩方法来抵消。此外，通过构建最大的复用器树，可对大量的2:1复用器三联进行转换。本文还引入了能够提高压缩算法效率的均衡方法。均衡简单修改复用器结构，将压缩能够重新编码的三联数量最大化。本文描述了面向基于4-LUT的FPGA算法，例如Altera Stratix I和Cyclone器件。新的FPGA体系结构可使用不同大小的查找表（如Stratix II体系结构能够采纳4、5、6输

3、入LUT）。可采纳本文阐述的方法来进一步减小这些体系结构的面积。这正是当前研究的主题。8. 参考文献1 A High Performance 32-bit ALU for Programmable Logic. P. Metzgen. Proceedings of the 2004 ACM/SIGDA 12th international symposium on Field Programmable Gate Arrays. Pp 61-70. 2004.2 Logic Optimization Techniques for Multiplexers. J. Stephenson and P. Metzgen. Mentor User2User Conference 2004, user2user3 The Stratix Device Handbook(vol 1). Altera Corporation, 20044 1076 IEEE Standard VHDL Language Reference Manual. IEEE Computer Society. IEEE Std 1076-2002.5 IEEE Standard Verilog Hardware Desc

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