《IC制造工艺》课件

1、IC制造工艺PPT课件IC制造工艺PPT课件 50m100 m头发丝粗细 30m1m 1m(晶体管的大小)3050m(皮肤细胞的大小)90年代生产的集成电路中晶体管大小与人类头发丝粗细、皮肤细胞大小的比较 1m 1m3050m90年代芯片制造过程由氧化、淀积、离子注入或蒸发形成新的薄膜或膜层曝 光刻 蚀硅片测试和封装用掩膜版重复20-30次芯片制造过程由氧化、淀积、离子注入或蒸发形成新的薄膜或膜层IC制造工艺PPT课件第3章 IC制造工艺3.2.1 外延生长 3.2.2 掩膜制作 3.2.3 光刻 3.2.4 刻蚀3.2.5 掺杂 3.2.6 绝缘层形成3.2.7 金属层形成第3章 IC制造工

2、艺3.2.1 外延生长 3.集成电路制造工艺图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等制膜：制作各种材料的薄膜集成电路制造工艺图形转换：将设计在掩膜版(类似于照相底片)上多晶硅放入坩埚内加热到 1440熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。之后用纯度 99.7% 的钨丝悬挂“硅籽晶”探入熔融硅中，以 220转/分钟的转速及 310毫米/分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上最大直径可达45厘米，最大长度为3米。多晶硅放入坩埚内

3、加热到 1440熔化。为了防止硅在高温下被Process Flow of Annealed WaferCrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement）Surface DefectMapPolished Wafer晶圆退火工艺流程晶体生长晶圆制作硅晶体熔硅切片抛光抛光片高温退火退火后的晶圆退火炉（改善表面）利用退火消除缺陷石墨加

4、热器Process Flow of Annealed Wafer3.2 集成电路加工过程简介硅片制备（切、磨、抛）*圆片（Wafer）尺寸与衬底厚度：2 0.4mm 3 0.4mm 5 0.625mm 4 0.525mm 6 0.75mm 硅片的大部分用于机械支撑。3.2 集成电路加工过程简介3.2.1 外延生长(Epitaxy)外延生长的目的半导体工艺流程中的基片是抛光过的晶圆基片,直经在50到200mm(2-8英寸)之间,厚度约几百微米。尽管有些器件和IC可以直接做在未外延的基片上,但大多数器件和IC都做在经过外延生长的衬底上。原因是未外延过的基片性能常常不能满足要求。外延的目的是在衬底材

5、料上形成具有不同的掺杂种类及浓度,因而具有不同性能的单晶材料。可分为同质外延和异质外延。不同的外延工艺可制出不同的材料系统。3.2.1 外延生长(Epitaxy)外延生长的目的化学汽相淀积(CVD)化学汽相淀积(Chemical Vapor Deposition)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等化学汽相淀积(CVD)化学汽相淀积(Ch

6、emical Vap化学汽相淀积(CVD)常压化学汽相淀积(APCVD)低压化学汽相淀积(LPCVD)等离子增强化学汽相淀积(PECVD)化学汽相淀积(CVD)常压化学汽相淀积(APCVD)Si基片的卤素生长外延在一个反应炉内的SiCl4/H2系统中实现：在水平的外延生长炉中，Si基片放在石英管中的石墨板上，SiCl4，H2及气态杂质原子通过反应管。在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温作用下，发生SiCl4+2H2Si+4HCl 的反应，释放出的Si原子在基片表面形成单晶硅。Si基片的卤素生长外延在一个反应炉内的SiCl4/H2系统中化学汽相淀积(CVD

7、)二氧化硅二氧化硅的作用：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源 低温CVD氧化层：低于500中等温度淀积：500800高温淀积：900左右化学汽相淀积(CVD)二氧化硅二氧化硅的作用：可以作为金化学汽相淀积(CVD)多晶硅多晶硅的作用：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。氮化硅的化学汽相淀积：中等温度(780820)的LPCVD或低温(300) P

8、ECVD方法淀积化学汽相淀积(CVD)多晶硅多晶硅的作用：利用多晶硅替代物理气相淀积(PVD)金属蒸发：在真空系统中，金属原子获得足够的能量后便可以脱离金属表面的束缚成为蒸汽原子，淀积在晶片上。按照能量来源的不同，有灯丝加热蒸发和电子束蒸发两种溅射：真空系统中充入惰性气体，在高压电场作用下，气体放电形成的离子被强电场加速，轰击靶材料，使靶原子逸出并被溅射到晶片上物理气相淀积(PVD)金属蒸发：在真空系统中，金属原子获蒸发原理图蒸发原理图金属有机物化学气相沉积（MOCVD: MetalOrganic Chemical Vapor Deposition）III-V材料的MOCVD中，所需要生长的I

9、II，V族元素的源材料以气体混和物的形式进入反应炉中已加热的生长区里，在那里进行热分解与沉淀反应。MOCVD与其它CVD不同之处在于它是一种冷壁工艺，只要将衬底控制到一定温度就行了。GaAs采用MOCVD同质外延技术进行生长（衬底温度600800），GaN采用异质外延技术（衬底温度9001200 ）金属有机物化学气相沉积（MOCVD: MetalOrganiAixtron 2400G3HT MOCVD系统Aixtron 2400G3HT MOCVD系统分子束外延生长 (MBE: Molecular Beam Epitaxy)MBE在超真空中进行，基本工艺流程包含产生轰击衬底上生长区的III，V

10、族元素的分子束等。MBE几乎可以在GaAs基片上生长无限多的外延层。这种技术可以控制GaAs，AlGaAs或InGaAs上的生长过程，还可以控制掺杂的深度和精度达纳米极。经过MBE法，衬底在垂直方向上的结构变化具有特殊的物理属性。MBE的不足之处在于产量低。分子束外延生长 (MBE: Molecular Beam 英国VG Semicom公司型号为V80S-Si的MBE设备关键部分照片 英国VG Semicom公司型号为V80S-Si的MBE设备3.2 掩膜(Mask)的制版工艺1. 掩膜制造从物理上讲,任何半导体器件及IC都是一系列互相联系的基本单元的组合,如导体,半导体及在基片上不同层上形

11、成的不同尺寸的隔离材料等.要制作出这些结构需要一套掩膜。一个光学掩膜通常是一块涂着特定图案铬薄层的石英玻璃片，一层掩模对应一块IC的一个工艺层。工艺流程中需要的一套掩膜必须在工艺流程开始之前制作出来。制作这套掩膜的数据来自电路设计工程师给出的版图。3.2 掩膜(Mask)的制版工艺1. 掩膜制造什么是掩膜？掩膜是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600800厚的Cr层，使其表面光洁度更高。称之为铬板，Cr mask。什么是掩膜？掩膜是用石英玻璃做成的均匀平坦的薄片，表面上涂一 整版及单片版掩膜整版按统一的放大率印制，因此称为1X掩膜。这种掩膜在一次曝光中，对应着一个芯片阵列的所有电路

12、的图形都被映射到基片的光刻胶上。单片版通常把实际电路放大5或10倍，故称作5X或10X掩膜。这样的掩膜上的图案仅对应着基片上芯片阵列中的一个单元。上面的图案可通过步进曝光机映射到整个基片上。 整版及单片版掩膜整版按统一的放大率印制，因此称为1X掩膜。早期掩膜制作方法：人们先把版图(layout)分层画在纸上, 每一层mask一种图案. 画得很大, 5050 cm2 或100100cm2, 贴在墙上, 用照相机拍照. 然后缩小1020倍, 变为552.5x2.5 cm2 或101055 cm2的精细底片. 这叫初缩.将初缩版装入步进重复照相机, 进一步缩小到22 cm2或3.53.5 cm2,

13、一步一幅印到铬(Cr)板上, 形成一个阵列.早期掩膜制作方法：人们先把版图(layout)分层画在纸上,IC、Mask & Wafer图3.3IC、Mask & Wafer图3.3整版和接触式曝光在这种方法中, 掩膜和晶圆是一样大小的. 对应于3”8”晶圆, 需要3”8”掩膜. 不过晶圆是圆的, 掩膜是方的这样制作的掩膜图案失真较大, 因为版图画在纸上, 热胀冷缩, 受潮起皱, 铺不平等初缩时, 照相机有失真步进重复照相, 同样有失真从mask到晶圆上成像, 还有失真.整版和接触式曝光在这种方法中, 掩膜和晶圆是一样大小的. 对2. 图案发生器方法：(PG: Pattern Generator

14、)在PG法中, 规定layout的基本图形为矩形. 任何版图都将分解成一系列各种大小、不同位置和方向的矩形条的组合. 每个矩形条用5个参数进行描述:(X, Y, A, W, H)图 3.42. 图案发生器方法：(PG: Pattern Gener图案发生器方法(续)利用这些数据控制下图所示的一套制版装置。图 3.5图案发生器方法(续)利用这些数据控制下图所示的一套制版装置。3. X射线制版 由于X射线具有较短的波长。它可用来制作更高分辨率的掩膜版。X-ray掩膜版的衬底材料与光学版不同，要求对X射线透明，而不是可见光或紫外线，它们常为Si或Si的碳化物。而Au的沉淀薄层可使得掩膜版对X射线不透

15、明。X射线可提高分辨率，但问题是要想控制好掩膜版上每一小块区域的扭曲度是很困难的。3. X射线制版 由于X射线具有较短的波长。它可用来制作4. 电子束扫描法(E-Beam Scanning)采用电子束对抗蚀剂进行曝光，由于高速的电子具有较小的波长。分辨率极高。先进的电子束扫描装置精度50nm，这意味着电子束的步进距离为50nm，轰击点的大小也为50nm4. 电子束扫描法(E-Beam Scanning)采用电子电子束光刻装置: LEICA EBPG5000+电子束光刻装置: LEICA EBPG5000+电子束制版三部曲：1) 涂抗蚀剂,抗蚀剂采用PMMA.2) 电子束曝光,曝光可用精密扫描仪

16、，电子束制版的一个重要参数是电子束的亮度，或电子的剂量。3) 显影: 用二甲苯。二甲苯是一种较柔和的有弱极性的显影剂，显像速率大约是MIBK/IPA的1/8，用IPA清洗可停止显像过程。电子束制版三部曲：1) 涂抗蚀剂,抗蚀剂采用PMMA.电子束扫描法(续)电子束扫描装置的用途:制造掩膜和直写光刻。电子束制版的优点：高精度电子束制版的缺点：设备昂贵制版费用高电子束扫描法(续)电子束扫描装置的用途:3.2.3 光刻 (Lithography)在IC的制造过程中，光刻是多次应用的重要工序。其作用是把掩膜上的图型转换成晶圆上的器件结构。3.2.3 光刻 (Lithography)在IC的制造光刻步骤

17、一、晶圆涂光刻胶：清洗晶圆，在200C温度下烘干1小时。目的是防止水汽引起光刻胶薄膜出现缺陷。待晶圆冷却下来，立即涂光刻胶。 正胶：分辨率高，在超大规模集成电路工艺中，一般只采用正胶 负胶：分辨率差，适于加工线宽3m的线条 光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下操作。再烘晶圆再烘，将溶剂蒸发掉，准备曝光光刻步骤一、晶圆涂光刻胶：正性胶与负性胶光刻图形的形成正性胶与负性胶光刻图形的形成涂光刻胶的方法(见下图)：光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的晶圆以2000 8000转/分钟的高速旋转，从而使光刻胶均匀地涂在晶圆表面。涂光刻胶的方法(见下图)：光刻胶通过过滤器滴入晶圆中央

18、，被真光刻步骤二、三、四二、曝光: 光源可以是可见光,紫外线, X射线和电子束。 光量，时间取决于光刻胶的型号，厚度和成像深度。三、显影: 晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。显影后，用清洁液喷洗。四、烘干: 将显影液和清洁液全部蒸发掉。光刻步骤二、三、四二、曝光: 光源可以是可见光,紫外线, X几种常见的光刻方法接触式光刻：分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。接近式曝光：在硅片和掩膜版之间有一个很小的间隙(1025m)，可以大大减小掩膜版的损伤，分辨率较低投影式曝光：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式几种常见的光刻方法接

19、触式光刻1. 接触式曝光方式中，把掩膜以0.05 0.3ATM 的压力压在涂光刻胶的晶圆上，曝光光源的波长在0.4m左右。接触式光刻1. 接触式曝光方式中，把掩膜以0.05 0.3曝光系统(下图): 点光源产生的光经凹面镜反射得发散光束，再经透镜变成平行光束，经45折射后投射到工作台上。曝光系统(下图): 点光源产生的光经凹面镜反射得发散光束，再掩膜和晶圆之间实现理想接触的制约因素掩膜本身不平坦，晶圆表面有轻微凸凹，掩膜和晶圆之间有灰尘。 掩膜和晶圆每次接触产生磨损，使掩膜可使用次数受到限制。掩膜和晶圆之间实现理想接触的制约因素掩膜本身不平坦，非接触式光刻 接近式 接近式光刻系统中，掩膜和晶圆

20、之间有2050m的间隙。这样，磨损问题可以解决。但分辨率下降，当时，无法工作。这是因为，根据惠更斯原理，如图所示，小孔成像，出现绕射，图形发生畸变。非接触式光刻 接近式缩小投影曝光系统工作原理:水银灯光源通过聚光镜投射在掩膜上。掩膜比晶圆小，但比芯片大得多。在这个掩膜中，含有一个芯片或几个芯片的图案，称之为母版。光束通过掩膜后，进入一个缩小的透镜组，把母版上的图案，缩小510倍，在晶圆上成像。缩小投影曝光系统工作原理:缩小投影曝光系统(示意图)缩小投影曝光系统(示意图)缩小投影曝光系统的特点由于一次曝光只有一个母版上的内容，也就是只有一个或几个芯片，生产量不高。由于一次曝光只有一个或几个芯片，

21、要使全部晶圆面积曝光，就得步进。 步进包括XY工作台的分别以芯片长度和宽度为步长的移动和母版内容的重复曝光。投影方式分辨率高，且基片与掩膜间距较大, 不存在掩膜磨损问题。缩小投影曝光系统的特点由于一次曝光只有一个母版上的内容，也就 图形刻蚀技术 (Etching Technology) 虽然，光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。 湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分

22、子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。 图形刻蚀技术 (Etching Technology湿法刻蚀首先要用适当(包含有可以分解表面薄层的反应物)的溶液浸润刻蚀面，然后清除被分解的材料。如SiO2在室温下可被HF酸刻蚀。湿法刻蚀:湿法化学刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀优点是选择性好、重复性好、生产效率高、设备简单、成本低缺点是钻蚀严重、对图形的控制性较差。湿法刻蚀首先要用适当(包含有可以分解表面薄层的反应物)的溶液干法刻蚀溅射与离子束刻蚀：通过高能惰性气体离子的物理轰击作用刻蚀，各向异性性好，但选择性较差等离子刻蚀(Plasm

23、a Etching)：利用放电产生的游离基与材料发生化学反应，形成挥发物，实现刻蚀。选择性好、对衬底损伤较小，但各向异性较差反应离子刻蚀(Reactive Ion Etching，简称为RIE)：通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术干法刻蚀溅射与离子束刻蚀：通过高能惰性气体离子的物理轰击作用干法刻蚀反应离子刻蚀RIE RIE发生在反应炉中，基片(晶圆)被放在一个已被用氮气清洗过的托盘上，然后，托盘被送进刻蚀室中，在那里托盘被接在下方的电极上。刻蚀气体通过

24、左方的喷口进入刻蚀室。RIE的基板是带负电的。正离子受带负电的基板吸引，最终以近乎垂直的方向射入晶体，从而使刻蚀具有良好的方向性。图 3.12干法刻蚀反应离子刻蚀RIE RIE发生在反应炉中，基片台湾AST Cirie-200等离子体刻蚀设备台湾AST Cirie-200等离子体刻蚀设备3.2.4 掺杂掺杂目的、原理和过程掺杂的目的是以形成特定导电能力的材料区域,包括N型或P型半导体层和绝缘层。是制作各种半导体器件和IC的基本工艺。经过掺杂，原材料的部分原子被杂质原子代替,材料的导电类型决定于杂质的种类。掺杂可与外延生长同时进行，也可在其后，例如，双极性硅IC的掺杂过程主要在外延之后，而大多数

25、GaAs及InP器件和IC的掺杂与外延同时进行。3.2.4 掺杂掺杂目的、原理和过程热扩散掺杂 热扩散是最早也是最简单的掺杂工艺，主要用于Si工艺。 施主杂质用P，As，Sb，受主杂质可用B，Al。要减少少数载流子的寿命，也可掺杂少量的金 一般要在很高的温度(9501280)下进行, 磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层 扩散过程中，温度与时间是两个关键参数。热扩散掺杂 热扩散是最早也是最简单的掺杂工艺，主要用于Si工离子注入法 离子注入技术是20世纪50年代开始研究，70年代进入工业应用阶段的。随着VLSI超精细加工技术的进展，现已

26、成为各种半导体搀杂和注入隔离的主流技术。离子注入法 离子注入技术是20世纪50年代开始研究，7 离子注入机包含离子源，分离单元，加速器，偏向系统，注入室等。离子注入机图 3.8 离子注入机包含离子源，分离单元，加速器，偏向系统，注离子注入机工作原理首先把待搀杂物质如B，P，As等离子化，利用质量分离器(Mass Seperator)取出需要的杂质离子。分离器中有磁体和屏蔽层。由于质量，电量的不同，不需要的离子会被磁场分离，并且被屏蔽层吸收。通过加速管，离子被加速到一个特定的能级，如10500ke。通过四重透镜，聚成离子束，在扫描系统的控制下，离子束轰击在注入室中的晶圆上。在晶圆上没有被遮盖的区

27、域里，离子直接射入衬底材料的晶体中，注入的深度取决于离子的能量。最后一次偏转(deflect)的作用是把中性分离出去faraday cup的作用是用来吸收杂散的电子和离子离子注入机工作原理首先把待搀杂物质如B，P，As等离子化，注入法的优缺点优点：掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。可进行小剂量的掺杂。可进行极小深度的掺杂。较低的工艺温度，故光刻胶可用作掩膜。可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。在这种工艺中，器件表面的导电层被注入的离子（如+）破坏，形成了绝缘区。缺点：费用高昂在大剂量注入时半导体晶格会被严重破坏并很难恢复注入法的优缺点优点：退 火

28、退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火作用：激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用消除注入引起的损伤退火方式：炉退火快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等)退 火退火：也叫热处理，集成电路工艺中所有的在氮气等不3.6 绝缘层形成 在整个电子工程中，导体与绝缘体是互补而又相对的。在器件与IC工艺里也如此。在制作器件时，必须同时制作器件之间，工作层及导线层之间的绝缘层。在MOS器件里，栅极与沟道之间的绝缘更是必不可少的。 绝缘层

29、与隔离岛的另一些功能包括： 充当离子注入及热扩散的掩膜作为生成器件表面的钝化层，以保护器件不受外界影响。3.6 绝缘层形成 在整个电子工程中，导体与绝缘体是互补氧化硅的形成方法平面上的绝缘层可通过腐蚀和/或离子注入法制成。垂直方向上的不同层之间的绝缘可以使用绝缘层。绝缘层可用氧化及淀积法制成。在所有的Si工艺中，Si02被广泛用于制作绝缘层，其原因在于Si02层可直接在Si表面用干法或湿法氧化制成Si02层可用作阻止离子注入及热扩散的掩模。SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应。氧化硅的形成方法平面上的绝缘层可通过腐蚀和/或离子注入法制成氧化硅

30、层的主要作用在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层作为集成电路的隔离介质材料作为电容器的绝缘介质材料作为多层金属互连层之间的介质材料作为对器件和电路进行钝化的钝化层材料氧化硅层的主要作用在MOS电路中作为MOS器件的绝缘栅介质，IC工艺3.3 BJT工艺3.4 MOS工艺3.5 BiMOS工艺3.6 MESFET工艺与HEMT工艺3.3 BJT工艺IC工艺3.3 BJT工艺3.3 BJT工艺1. 二极管 （PN结） 电路符号：+-有电流流过没有电流流过P-SiN-Si+-双极集成电路的基本元素1. 二极管

31、（PN结） 1. 二极管 （PN结） 电路符号：+-有电流流过没有1. 二极管 （PN结） np双极集成电路的基本元素1. 二极管 （PN结） np双极集成电路的基本元素2. 双极型 晶体管pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBEC双极集成电路的基本元素2. 双极型 晶体管pnpB端E端C端ECBnpnB端E端CCBENPNBEC?BECnpN+BECCBENPNBEC?BECnpN+BEC3.3 双极集成电路中元件的隔离BECnpnBECnpnCBECBEEBEBC3.3 双极集成电路中元件的隔离BECnpnBECnpnBECpnBECpnnn双极集成电路中元件

32、的隔离介质隔离PN隔离BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+SBECpnBECpnnn双极集成电路中元件的隔离介质隔离PN1.1.2 双极集成电路元件的形成过程、结构和寄生效应BECpn+n-epin+P-SiP+P+S四层三结结构的双极晶体管发射区(N+型)基区(P型)集电区(N型外延层)衬底(P型)双极集成电路元件断面图n+-BL1.1.2 双极集成电路元件的形成过程、结构和寄生效应B双极集成电路等效电路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效电路隐埋层作用：1. 减小寄生pnp管的影响 2. 减小集

33、电极串联电阻衬底接最低电位双极集成电路等效电路CBEpn+n-epin+n+-BLP-典型PN结隔离双极集成电路中元件的形成过程1:衬底选择 确定衬底材料类型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si) 确定衬底材料电阻率10.cm 确定衬底材料晶向（111）偏离250典型PN结隔离双极集成电路中元件的形成过程1:衬底选择 确定典型PN结隔离双极集成电路中元件的形成过程2:第一次光刻-N+隐埋层扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL P-Si衬底N+隐埋层典型PN结隔离双极集成电路中元件的形成过程2:第一次光刻-具体步骤如下：1生长二氧化硅

34、（湿法氧化）：Si(固体)+ 2H2O SiO2（固体）+2H2 Si-衬底 SiO2具体步骤如下：Si(固体)+ 2H2O SiO2（固体）2隐埋层光刻：涂胶腌膜对准曝光光源显影2隐埋层光刻：涂胶腌膜对准曝光光源显影As掺杂（离子注入）刻蚀（等离子体刻蚀）去胶N+去除氧化膜3N+掺杂：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAs掺杂（离子注入）刻蚀（等离子体刻蚀）去胶N+去除氧化膜3P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程3:外延层主要设计参数 外延层的电阻率; 外延层的

35、厚度Tepi;AATepi xjc+xmc +TBL-up+tepi-ox后道工序生成氧化层消耗的外延厚度基区扩散结深TBL-uptepi-oxxmcxjc集电结耗尽区宽度隐埋层上推距离TTL电路：37m模拟电路：717mP-SiTepiCBEpn+n-epin+P-SiP+P+S典型PN结隔离双极集成电路中元件的形成过程4:第二次光刻-P隔离扩散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程4:第二次光刻-典型PN结隔离双极集成电路中元件的形成过程5:第三次光刻-P型基区扩散孔光刻CBEpn+n-epin+P-S

36、iP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程5:第三次光刻-典型PN结隔离双极集成电路中元件的形成过程6:第四次光刻-N+发射区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程6:第四次光刻-典型PN结隔离双极集成电路中元件的形成过程7:第五次光刻-引线孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程7:第五次光刻-典型PN结隔离双极集成电路中元件的形成过程8:铝淀积典型PN结隔离双极集成电路中元件的形成过程8:铝淀积典型PN结隔离双极集成电路中元件的形成过程9:

37、第六次光刻-反刻铝典型PN结隔离双极集成电路中元件的形成过程9:第六次光刻-双极集成电路元件断面图BECpn+n-epin+P+P+SP-Sin+-BLBECSAAP+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层双极集成电路元件断面图BECpn+n-epin+P+P+SPBECpn+n-epin+P+P+SP-Sin+-BL为了减小集电极串联电阻,饱和压降小，电阻率应取小.为了减小结电容,击穿电压高，外延层下推小,电阻率应取大;折中TTL电路：0.2.cm模拟电路：0.55.cmBECpn+n-epin+P+P+SP-Sin+-BL为了减CBECSP+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层A

38、ABBCC作业: 1. 画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。2. 画出下图示例在A-A,B-B C-C处的断面图。CBECSP+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层AA3.结合双极性晶体管版图解释名词：隐埋层、寄生晶体管、PN结隔离3.结合双极性晶体管版图解释名词：隐埋层、寄生晶体管、PN结IC工艺3.3 BJT工艺3.4 MOS工艺 P阱CMOS工艺 N阱CMOS工艺 双阱CMOS工艺 BiCMOS集成电路的工艺3.5 BiMOS工艺3.6 MESFET工艺与HEMT工艺 MOS工艺IC工艺3.3

39、BJT工艺 P阱CMOS工艺 N2022/9/21MOS晶体管的动作 MOS晶体管实质上是一种使电流时而流过，时而切断的开关n+n+P型硅基板栅极（金属）绝缘层（SiO2）半导体基板漏极源极N沟MOS晶体管的基本结构源极(S)漏极(D)栅极(G)2022/9/21MOS晶体管的动作 MOS晶体管实质上是2022/9/21silicon substratesourcedraingateoxideoxidetop nitride氮化物metal connection to sourcemetal connection to gatemetal connection to drainpolysili

40、con gate多晶硅栅doped silicon掺杂硅field oxidegate oxideMOS晶体管的立体结构2022/9/21silicon substratesour2022/9/21silicon substrate在硅衬底上制作MOS晶体管2022/9/21silicon substrate在硅衬底2022/9/21silicon substrateoxidefield oxide2022/9/21silicon substrateoxid2022/9/21silicon substrateoxidePhotoresist 光刻胶2022/9/21silicon substr

41、ateoxid2022/9/21Shadow on photoresistphotoresistExposed area of photoresistChrome platedglass mask铬镀金的玻璃屏Ultraviolet Light紫外线silicon substrateoxide2022/9/21Shadow on photoresist2022/9/21非感光区域silicon substrate感光区域oxidephotoresist2022/9/21非感光区域silicon substrat2022/9/21silicon substrateoxidephotoresist

42、photoresist显影2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidesilicon substratephotoresist腐蚀2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidesilicon substratefield oxide去胶2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegate oxidethin oxide layer202

43、2/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidePolysilicon多晶硅gate oxide2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegategateultra-thin超薄 gate oxidepolysilicongate2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegategatephotoresistScanning directi

44、on of ion beam离子束扫描方向implanted ions in active region of transistorsImplanted ions in photoresist to be removed during resist strip. sourcedrainion beam2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegategatesourcedraindoped silicon掺杂硅2022/9/21silicon substrateoxid2022/9/21自对准工艺在有源区

45、上覆盖一层薄氧化层淀积多晶硅，用多晶硅栅极版图刻蚀多晶硅以多晶硅栅极图形为掩膜板，刻蚀氧化膜离子注入2022/9/21自对准工艺在有源区上覆盖一层薄氧化层2022/9/21silicon substratesourcedraingate2022/9/21silicon substratesour2022/9/21silicon substrategatecontact holes接触孔drainsource2022/9/21silicon substrategate2022/9/21silicon substrategatecontact holesdrainsource2022/9/21si

46、licon substrategate2022/9/21完整的简单MOS晶体管结构silicon substratesourcedraingateoxideoxidetop nitride氮化物metal connection to sourcemetal connection to gatemetal connection to drainpolysilicon gate多晶硅栅doped siliconfield oxidegate oxide2022/9/21完整的简单MOS晶体管结构silicon 2022/9/21CMOSP型 si subn+gateoxiden+gateoxide

47、oxidep+p+反相器2022/9/21CMOSP型 si subn+gateo2022/9/21VDDP阱工艺N阱工艺双阱工艺P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si基本的CMOS晶体管工艺2022/9/21VDDP阱工艺N阱工艺双阱工艺P-P+P+CMOS反相器版图CMOS反相器版图CMOS工艺光刻1CMOS工艺光刻1CMOS工艺光刻1CMOS工艺光刻1掩膜板1N 阱扩散掩膜板1N 阱扩散掩膜板2定义有源区掩膜板2定义有源区掩膜板3多晶

48、硅栅掩膜板3多晶硅栅掩膜板4n+扩散掩膜板4n+扩散掩膜板4p+扩散掩膜板4p+扩散掩膜板6金属接触孔掩膜板6金属接触孔掩膜板7产生金属连线掩膜板7产生金属连线CMOS反相器切面CMOS反相器切面CMOS反相器物理版图CMOS反相器物理版图晶体管尺寸晶体管尺寸作业结合课本的步骤，理解双阱CMOS的工艺过程练习在理解N阱CMOS工艺过程的基础上，试描述P阱CMOS工艺的主要步骤（允许交电子版）作业结合课本的步骤，理解双阱CMOS的工艺过程练习在理解N阱3.5 BiCMOS 工艺BJT特点： 速度高，驱动能力强，低噪声； 但功耗大，集成度低。CMOS特点： 低功耗，集成度高，抗干扰能力强； 但速度

49、低，驱动能力差。BiCMOS工艺技术 将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。3.5 BiCMOS 工艺BJT特点： 几种IC工艺速度功耗区位图TTL 几种IC工艺速度功耗区位图TTLBiCMOS工艺分类BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺

50、对提高保证双极器件的性能有利。BiCMOS工艺分类BiCMOS工艺技术大致可以分为两类：分2.5.1 以P阱CMOS工艺为基础的BiCMOS工艺以P阱CMOS工艺为基础是指在标准的CMOS工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。下图为通过标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图。2.5.1 以P阱CMOS工艺为基础的BiCMOS工艺以P标准P阱CMOS工艺结构特点由于NPN晶体管的基区在P阱中，所以基区的厚度太大，使得电流增益变小；集电极的串联电阻很大，影响器件性能；NPN管和PMOS管共衬底，使得NPN管只能接固定电位，从而限制了NPN

51、管的使用。标准P阱CMOS工艺结构特点由于NPN晶体管的基区在P阱中，2.5.2 以N阱CMOS工艺为基础的BiCMOS工艺N阱CMOS-NPN体硅衬底结构剖面图2.5.2 以N阱CMOS工艺为基础的BiCMOS工艺N阱CN阱CMOS工艺为基础的BiCMOS工艺与以P阱CMOS工艺为基础的BiCMOS工艺相比，优点包括：工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN晶体管的性能；制作NPN管的N阱将NPN管与衬底自然隔开，这样就使得NPN晶体管的各极均可以根据需要进行电路连接，增加了NPN晶体管应用的灵活性。它的缺点：NPN管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P+-Si为衬底，并在N阱下设置N+隐埋层，然后进行P型外延，可使NPN管的集电极串联电阻减小56倍，还可以使CMOS器件的抗闩锁性能大大提高。其结构如下图。N阱CMOS工艺为基础的BiCMOS工艺与以P阱CMOS工艺N阱CMOS