数字系统设计使用timequest时序分析器

1、看了多篇 TimeQuest 的文章，概念总不是很清晰。读了下面的博文，突然眼前一亮，大有 。特意收藏之。1. 设置 Quartus II 使用 TimeQuestQuartus II 默认的时序分析器是Classic Timing yzer。要使用TimeQuest，通过选择菜单 Assignments-Settings 来打开一个工程设置窗口，然后在窗口左边分类中选择 Timingysis Settings。单击UseTimeQuest Timing Anlyer 选项前的单选按钮 lai 告诉 Quartus II使用 TimeQuest 进行时序分析，最后单击 OK。 HYPERLIN

2、K http:/u/ http:/u/Attaent.aspx?attaentid=150011图 使用 TimeQuest 作为时序分析器2、使用 TimeQuest中查看这些时序分析结果。 选择菜单Tools-TimeQuest Timingyer 来启动 TimeQuest。TimeQuest 启动后的界面当工程进行全编译后，可以在编译。 HYPERLINK http:/u/ http:/u/Attaent.aspx?attaentid=150012图 6TimeQuest 界面2.1 TimeQuest 图形用户界面TimeQuest 窗口由几个部分组成，包括顶端的主菜单，左上的 面板

3、 report pane，左侧的任务面板 task pane，右边的查看面板vie ne 还有底部的控制面板 console。主菜单用来和TimeQuest进行交互和输入命令。 面板包含使用 TimeQuest 生成的所有时序 。任务面板含有用来执行获得时序 的一系列命令动作。查看面板用来显示开打的 窗口，TimeQuest 刚打开时，查看面板里含有TimeQuest 用户界面的简 明。底部的控制窗口可以给予 通过指令来使用 TimeQuest。重点关注两个面板：任务面板和 面板，。任务面板提供了获得一个设计的时序信息的一系列命令动作，这些命令动作包括建立时序网表 creating a tim

4、ing netlist， 时序约束文件reading a timing constra s file，执行时序分析 performing timing ysis，生成generating reports 和保存时序约束文件 saving a timing constra s file。 面板包含了设计的详细时序信息，这些 使用任务面板 令动作来生成。图 TimeQuest 任务和 面板为了展示如何使用时序分析器，在本例中， 通过一系列基本的步骤来获得时序信息。首先，双击任务面板中的 Create Timing Netlist 命令来生成时序网表，该网表用来进行时序分析。然后双击Read SDC

5、 File 来告诉分析器 一个Synopsys Design Contra s（SDC）文件并应用该约束文件来进行时序分析。设定约束可以让分析器知道设计电路中的哪些部分满足了时序要求哪些没有满足时序要求从而可能运行不正确。如果没有进行约束则 会自动默认进行 1GHz 的时钟信号约束。最后，双击 Update Timing Netlist 命令来使用指定的约束来查看电路中哪些路径没有满足时序约束。一旦时序网表得到更新，就可以生成时序 了。 HYPERLINK http:/u/ http:/u/Attaent.aspx?attaentid=1500132.2 时序分析双击面板中需要生成的 名称来生

6、成时序 。例如，双击 Setup Summary，将显示的查看面板内容。 HYPERLINK http:/u/ http:/u/Attaent.aspx?attaentid=150014图 Setup SummarySetup Summary显示了每个时钟域的时序摘要。Setup Summary中的参数有slack 和 total negative slack（TNS），两者结合在一起可以了解到 的设计在每个时钟域满足了多少 setup 约束。在这个例子中，设计电路没有达到默认的 1GHz 频率约束，因为电路中最长的路径延时比 1GHz 时钟周期还要大 2.497ns（从 slack 这一列可

7、以看出）。 可以获取更详细的时序信息，右键所给时钟所在行然后选择右键菜单中的选项Report Timing。 HYPERLINK http:/u/ http:/u/Attaent.aspx?attaentid=150015图 弹出菜单选择更查看更详细的时序选择 Report Timing 后打开的新窗口。在这个窗口中有若干区域用来指定需要生成 的数据。第一个区域是 Clock 区域，在这个区域中， 可以指定需要 的路径的类别。更精确的说就是指定发出数据的时钟信号到锁存数据的时钟信号。例如，在To clock 和From clock 选项中选择名称为clock 的信号。这样做将让分析器仅 寄存器

8、到寄存器路径。图时序 生成窗口第二个区域是目标区域s field。目标区域更明确得指定设计电路中需要 的特定路径。 可以在From 和 To 字段中选择 感 的路径的起始点和结束点。另外， 也可以查看经过特定节点的路径。在这个例子中， 使 From、To 和Through 这些地方留着空白不填，这样分析器就会 所有的指定时钟路径。接下来的两个区域是ysis type 和 Paths 区域。 ysis type 区域用来指定分析的时序类型，比如说建立时间（setup）、保持时间（hold）、恢复时间（recovery）和移除时间（removal）。这些不同的时序分析类型都反映了设计电路中不同的时

9、序特征。例如，建立时间分析可以看出在给定的时钟约束下，数据到达寄存器的时间是否足够早以至于寄存器有足够的时间可以把数据正确的锁存在寄存器中。Paths 区域可以指定最多 的路径数量和包含在 中的路径最大允许的slack。在 的例子中，选择分析类型为 Setup 并选择最多 10 条路径，时序分析器将生成一份建立时间分析 和显示 10 条最大的负的slack 路径（ 时序约束的路径）。下一个设置区域output 可以指定输出的格式和 的详细程度。 可以显示在查看窗口或者文件中。在本例子中， 采用默认的选项，即Detail level 选择 Path only 并输出在查看窗口中。窗口默认名字Se

10、tup：clock，该名字标识了 的类型，在 面板中 也可以看到以该名字命名的 。最后一个区域是Tcld 区域。该区域显示了用来生成所需 的可执行命令。 通常不需要编辑这个区域。单击Report Timing 按钮可以生成 ， 内容。图所给定的寄存器到寄存器路径的详细建立时间信息时序 由 3 个部分组成，顶部的路径列表和下方的两个图表。路径列表部分包含了含有时序信息的路径列表。其中一列叫做 slack 显示了信号达到目的寄存器所需要的不同时间的差额，也就是系统时钟周期和信号实际达到时间的余量。如果 slack 的值为负，说明该路径 了 的时序约束。在本例子中，期望的时钟周期是 1ns，一些路径

11、的延时超过了所要求数据到达时间 2.497ns。单击列表中的一条路径，在查看面板的另外两个部分中可以查看关于这条路径的更详细的时序分析信息。查看面板的两外两个部分由图表所组成。这些图表显示了路径摘要、统计数值、数据路径和波形图。左手边的部分默认显示波形图，波形图可以直观的解释时序 是怎样发生的。右手边的部分显示了路径所经过的元件和该元件的延时。波形图是理解一个电路的时序分析的有力工具。它包括指定路径的数据延时和时钟到达源寄存器和目的寄存器的延时。初看一眼，时序分析波形图对熟悉的人来说非常直观，但对一些陌生的人可能就不会这样。这是因为显示的时序信息与输入信号出现在FPGA 设备的输入引脚的时间有

12、关。例如，第一行显示的时钟信号出现在设备的引脚上，稍后它传递到源寄存器的时钟输入引脚。在图 12 中 展示了如何理解波形图的信息。 HYPERLINK http:/u/ http:/u/Attaent.aspx?attaentid=150018图 理解指定寄存器到寄存器路径的建立时间信息图中前 3 个波形显示了时钟信号从源寄存器到达目的寄存器所要求的约束时间是 1ns。发动时钟沿和锁存时钟沿在图中用粗线表示。接下来的两个波形显示了同一时钟信号达到源寄存器和目的寄存器的时间，即发动时钟沿和锁存时钟沿的有效时刻。这两个波形显示了源寄存器发动数据和目的寄存器锁存数据的时间。Data Arrival

13、和 Data Delay 两个波形显示了信号从源寄存器 到目的寄存器的时间。注意到数据延时Data Delay 是从寄存器的发动时钟时刻Launch Clock 开始计算的。倒数第 2 个波形叫做DataRequired，该波形指示了数据被正确锁存在目的寄存器中所要求的最大到达时间，这个时间已经把最后一行显示的寄存器建立时间（uTsu）计算在内了。从该波形图中 可以看到数据到达目的寄存器的时间滞后于时序约束的所需达到时间，因此，时序约束没有满足。一个负的倾斜值（slack）用来显示时序 。相反，正的 slack 则表示满足时序约束。3. 在设计中建立时序约束TimeQuest 可以通过 Con

14、stra s 菜单在你的设计的下一次编译中应用指定的时序约束。指定时钟约束，可以通过选择菜单 Constra -Create Clock，将打开的窗口。 HYPERLINK http:/u/ http:/u/Attaent.aspx?attaentid=150019图 TimeQuest 建立时钟约束窗口在这个窗口中，可以设定需要约束的时钟信号。首先，在 Clock name 输入框中为约束的时钟信号起个名字，在本例中和电路的时钟信号名字相同，都为 clock。然后，在接下来的Period 输入框中设定约束的时钟周期为 4ns。接下来的 Waveform edges 区域中的 Rising 何Falling 输入框用来定义时钟信号从 0 变到 1 和从 1 变到 0 的时刻。让这些区域留着空白可以定义时钟的上升沿时刻为 0，下降沿的时刻是时钟周期的一半。最后，在s 区域中选择信号clock，表示以上的时序约束应用于电路中名称为 clock 的时钟信号。完成后单击Run 按钮来应用这些约束并双击 Write SDC File 命令保存约束文件到名为ex e.sd